"HDL코딩" 검색결과 81-100 / 122건

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  [디지털시스템실험(Verilog)] Verilog 기본 실습 결과보고서

  위한 기본 문법을 익힌다.② 코딩한 Verilog의 시뮬레이션을 위해 HDL 시뮬레이터인 ModelSim의 사용 방법을 익힌다.③ Full adder를 Verilog로 구현하고 모듈화하여 ... , 왼쪽과 같이 코딩할 수 있다. ... 하나는 full adder의 게이트 모두를 직접 코딩하는 방법이고, 다른 하나는 half adder를 코딩 후 half adder를 두 번 이용하여 full adder를 만드는 방법이다

  리포트 | 3페이지 | 2,000원 | 등록일 2011.10.05

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  전자전기컴퓨터설계실험2(전전설2)2주차결과

  HDL(Hardware description language)말 그대로 하드웨어를 표현하는 언어라는 뜻으로 전기, 전자회로적인 특성을 기술하는 언어이다. ... 실험하는 중에도 문제가 없었는데도 제대로 문법 검사부터 제대로 실행되지 않을 경우도 있었고 ucf 파일 내에서 코딩을 할 때에도 “;” 을 붙이지 않고 문법 검사를 실행하였을 때 정상적으로

  리포트 | 15페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  Verilog를 이용한 CPU의 제어(Control) 부분 구현 (컴퓨터 아키텍쳐 실습)

  최대한 Verilog RTL의 기능을 살려 코딩하였다.Testbench에는 다음과 같은 내용의 프로그램을 집어 넣어 동작을 확인하였다.memory[0] = 16'h6002; // LHI ... 실험 과정(1) cpu의 micro architecture를 정의하고 설계한다.(2) Active-HDL을 실행하고 새 workspace를 생성한다.(3) 제시한 interface에 ... b1111100000011001;//JPR $2 (0x0021) ; go back to memory [33(0x0021)]이 testbench의 작동은 email로 제출한 소스 코드를 열고 Active-HDL에서

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  [디지털시스템실험(Verilog)] Address Generator, Branch Handler, PC Calculation Unit을 위한 Decoder 예비보고서

  Calculation Unit을 위한 Decoder실험목표① PICO Processor - Execution Top의 각 모듈을 위한 Decoder를 구현한다.실험준비물ModelSim(HDL ... 있음을 알 수 있다.위의 데이터를 제외한 다른 연산들은 고려 대상이 아니지만, don't care가 아닌 연산들은 반드시 nop 연산이 되어야 한다.실험을 대비하여 모듈을 직접 코딩해보았다.먼저 ... 편의를 위해 decimal로 나타내었다.이 decoder에서 고려되어야 할 opcode는 opcode[6:5]가 모두 10인 특징이 있음을 알 수 있다.실험을 대비하여 모듈을 직접 코딩해보았다

  리포트 | 4페이지 | 1,500원 | 등록일 2011.10.05

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  [디지털시스템실험(Verilog)] 32×32 Binary Multiplier 예비보고서

  Multiplier를 gate level로 구현한다.② Unsigned Binary Multlplier를 확장하여 Signed Multiplier를 구현한다.실험준비물ModelSim(HDL ... = 4851 이므로 해당 모듈이 곱셈 연산을정확하게 수행하고 있음을 확인할 수 있다.④ 32×32 Signed Binary Multiplier 설계실험에 대비하여 실제로 모듈을 코딩해 ... 된다.피가수와 가수를 더한 후, 각 adder 결과값의 LSB는각 bit의 최종 출력이 된다.③ 32×32 UnsignedBinary Multiplier 설계실험을 대비하여 실제로모듈을 코딩해

  리포트 | 2페이지 | 1,500원 | 등록일 2011.10.05

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  VHDL을 이용한 digital watch 설계

  카운트한 시간을 왼쪽의 7-세그먼트 표시장치로 디코딩하여 숫자를 표시한다. ... 하지만 HDL로 만들어진 파일을 Schematic으로 변환시켜 하나의 소자로 만들수있다.FileSET때 증가 오작동의 해결ⓐ 원인발생하는 원인은 스위치의 구조에 있다. ... 시를 세기위한 카운터 이며 분에나오는 캐리비트를 CLK로 받으며 마지막 카 운터단이므로 캐리출력단은 없다. 1에서 12까지 카운 트한다.ⓓ FND카운터로 세어진 수를 2진수로 디코딩하여

  리포트 | 19페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  아주대 논리회로실험 설계 8by8 multiplier 결과보고서

  설계 목적- 8비트 2진수 입력 2개를 받아들여 곱셈을 하고 16비트 2진수의 결과값을 만들어 내는 곱셈기 구현 (8bit 입력의 Multiplier HDL(VHDL) 구현 및 FPGA ... 이로써 a la russe 알고리즘을 활용한 곱셈기 코드를 완성하였다.- 코딩과정과 그 과정에서 발생한 문제점 및 해결 방안vhdl이란 언어를 처음 접하여서 여러 관련 도서를 이용하여 ... 우선 우리가 생각했던 방법들은 모두 순차적으로 진행 되어야 하는데 코딩하는 과정에서 순차 처리문과 병행 처리문에 관한 지식이 부족하여 어떻게 architecture 내부에서 순차적으로

  리포트 | 18페이지 | 1,000원 | 등록일 2013.11.29

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  [디지털시스템실험(Verilog)] Address Generator, PC Calculation Unit, Branch Handler 예비보고서

  Handler실험목표① PICO Processor의 Address Generator, PC Calculation Unit, Branch Handler를 구현한다.실험준비물ModelSim(HDL ... [0] OP[1]' + OP[0]' OP[2]각 Boolean algebra formulation은 NOT, AND, OR 게이트를 이용하여 구현할 수 있다.실험에 대비하여 실제 코딩을 ... 실험에 대비하여 실제 코딩을 해 보았다.설계된 모듈은 다음을 만족해야 한다.select = 0일 때 nextpc = pc, select = 1일 때 nextpc = pc+offsetselect

  리포트 | 4페이지 | 1,500원 | 등록일 2011.10.05

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  디지털 논리 게이트의 베릴로그 표현(게이트레벨 or 트렌지스터 레뼬)

  소개글Verilog HDL을 이용한 디지털 논리 회로 게이트를Gate Level or Transistor Level 모델을 이용하여 기능 구현을 코딩하고 이를모델심을 이용하여 확인해

  리포트 | 11페이지 | 5,000원 | 등록일 2012.07.27

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  [디지털시스템실험(Verilog)] Decoder 예비보고서

  : 학번 / 이름 :실험조 : 실험일 :실험제목PICO Processor - Decoder실험목표① PICO Processor의 Decoder를 구현한다.실험준비물ModelSim(HDL ... Description)부분에는 shiftright arithmetic이라 서술되어 있고, 수식(Operation)에도 마찬가지로 right shift가 표현되어 있다.이러한 오류는, 코딩이

  리포트 | 3페이지 | 1,000원 | 등록일 2011.10.05

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  [디지털시스템실험(Verilog)] Multiplexer 예비보고서

  실험제목Multiplexer실험목표① 128-to-4 Multiplexer를 hierarchy하게 설계한다.② Processor의 Logical Unit들을 설계한다.실험준비물ModelSim(HDL ... 이를 이용하면 1bit의 gate로 32bit의 다른 input을 만들 수 있는 다른 방법이 있을 것 같아 베릴로그 문법과 관련하여 공부해 보았으나, shifter를 이용한 정확한 코딩은

  리포트 | 2페이지 | 1,000원 | 등록일 2011.10.05

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  [전자전기] HDL을 이용한 multiplier(곱셈기) 설계

  HDL 코딩시 이미 자신이 만들어 둔 module을 불러들일 때는 처음 정의한 순서가 무엇인지 정확히 알아야 하며, 하나의 모듈로 인해 전체의 모듈에 막대한 영향을 미칠 수 있다는 ... HDL Cording3. ... HDL Cording3.

  리포트 | 6페이지 | 1,000원 | 등록일 2004.05.27

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  디지털 논리 실험, 7-Segment 제어기 동작 원리와 디코더 예비 보고서

  Verilog HDL 코드 분석//모듈을 설정. ... 예비보고사항(1) 표 1의 7-Segment 디코더 회로를 Verilog HDL로 표현하시오.-> Ⅲ항에서 해당 회로의 Verilog HDL을 표현하였다. ... 이렇게 십진수에 따라서 7-Segment에 알맞게 디코딩 해주는 회로를 7-Segment제어기라고 한다. 0에서부터 9까지의 숫자를 표현하기 위한 디코더의 입력값과 출력값은 표1과

  리포트 | 4페이지 | 1,500원 | 등록일 2009.07.18

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  실험 18 타이머 만들기

  Verilog HDL를 이용한 TIMER결과보고서제출일2011. 12. 1전공전자공학조5조학번(탑 모듈)module Top (Clk_50M, Stop_run, Sw_min, Sw_sec ... 코딩이란 상당히 어려운 작업이다. 최종적으로 세그먼트에 출력하는 실험은 성공하지 못했지만, LED불빛으로 출력하는데는 성공했다는데 의의를 둔 실험이었다. ... 카운트 하고, 결과적으로 Cnt_sec와 Cnt_min 두변수 모두 ”0“ 일 때, 타이머의 출력인 Led_out 으로 1을 출력한다실험책의 코드에 대해 오류가 많아, 생각보다 코딩이

  리포트 | 5페이지 | 3,000원 | 등록일 2012.01.26

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  [컴퓨터 구조 및 언어][Quartus 2,max]Verilog HDL 이용한 32Bit Arithmetic Logic Unit(ALU)설계(mips)와 분석

  설계하기1.Verilog-HDL 코딩//32Bit ALU는 기본ALU_unit 31개와 최상위에서 overflow를 detection하는 31번째ALU_unit31////1개의 Unit가 ... ("Verilog HDL"32Bit Arithmetic Logic Unit(ALU) 설계하기 )담 당학 과학 번성 명제출일32Bit Arithmetic Logic Unit(ALU)

  리포트 | 40페이지 | 2,000원 | 등록일 2005.10.05

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  Example of Clock Division

  25MHz = 17D 7840 (HEX)50MHz = 1Sec25MHz = 0.5Sec1 / 50MHz = 20ns1 / 25MHz = 40ns위와 같이 간단하게 표현할 수 있으며 코딩 ... 시에도 위의 숫자들을 그대로 적용할 수 있다.3) Port Design설계용 개발 툴은 Xilinx社의 ISE 8.1버전을 이용하며, 언어는 Verilog HDL을 이용한다.먼저 ... 분주하기 위하여 26비트의 레지스터를 이용하였고, 0.5초를 표현하기 위하여 50MHz를 반으로 나눠 25MHz를 분기로 LED를 제어한다.간편한 숫자 표기를 위하여 Verilog HDL은

  리포트 | 19페이지 | 1,000원 | 등록일 2010.04.10

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  [디지털시스템실험(Verilog)] Register 예비보고서

  Flip-Flop을 사용하여 2-read port / 2-write port / 16 register를 가지고 있는 register file을 설계한다.실험준비물ModelSim(HDL ... 위의 진리표를 만족하는 결과값이 나왔음을 알 수 있다.그러나 dump파일이 없는 관계로 정확한 검사는 할 수 없었다.실험에 대비하여 SR Latch와, D Flip-Flop를 미리 코딩해보았다

  리포트 | 3페이지 | 1,500원 | 등록일 2011.10.05

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  [Verilog] Inverse Quentization을 수행하는 코드

  설계 계획- 프로젝트 착안점이번 Project의 첫번째 Main Point는 Verilog HDL의 응용이다. ... 알고리즘 연구▶ : Romiq, Romd Flowrian 코딩 및 알고리즘 연구▶ : Main Module, Test bench module Flowrian 코딩.▶ : C++을 이용한 ... 알고리즘 연구▶ : Romiq, Romd Flowrian 코딩 및 알고리즘 연구▶ : Main Module, Test bench module Flowrian 코딩.▶ : C++을 이용한

  리포트 | 26페이지 | 1,500원 | 등록일 2010.09.09

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  Verilog HDL 언어를 이용한 음료수 자판기 설계

  분야라 비슷한분야인HDL코딩을 맡았습니다.처음 작성시,무에서 유를 창조하는 느낌이였지만도서관의 자판기 관련책등을검색해보고 저희팀만의 색깔을 살려 좋은 결과가 나온 것 같습니다.다만 ... HDL구현S20: case ({Selectbit,In[1],In[0]})// 000:입력없음, 001:500원 입력, 010:1000원 입력// 101:500원레스비, 110:1000포카리 ... 맡았습니다...FILE:ppt/slides/slide27.xml6.결과 비교 분석(느낀점)저는HDL코드로 구현하는 작업을 담당하였습니다.평소에C언어에 관해서는 자신감이 있고 잘 하는

  리포트 | 29페이지 | 3,200원 | 등록일 2010.12.29

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  해밍코드 인코더 디코더 설계 및 성능 분석(hamming code encoder decoder performance analysis)

  이용하여 설계하였다.핵심주제어 : Hamming code, Verilog-HDL, Simulink1장. ... 채널코딩은 크게 나누어, 단지 오류의 발생 여부만을 가려내는 오류검출코드 (Error Detecting Code)와 오류의 발생여부는 물론 발생된 오류를 수신측에서 독립적으로 수정할 ... , 이를 수신측에서 교정하기 위해서는 특별한 코드 체계를 사용하여야 한다.채널에서 발생한 잡음에 의하여 수신측에 나타나는 오류를 제어할 수 있도록 코드체계를 조작하는 이른바 채널 코딩의

  리포트 | 24페이지 | 100,000원 | 등록일 2009.12.06 | 수정일 2015.01.12

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