"HDL코딩" 검색결과 21-40 / 122건

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  디지털시스템설계실습 논리게이트 결과보고서

  새로운 프로젝트를 생성하고 위에서 간소화된 논리식을 HDL로 코딩하라.

  리포트 | 6페이지 | 1,000원 | 등록일 2021.04.16

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  논리회로 (정연모) 기말 전체 족보 정리

  코딩하시오. ... timing trace 와 state diagram을 그리시오.2)state table을 그리고 jk f/f을 이용하여 회로를 그리는 과정을 보이시오.3) 이를 위한 Verilog HDL로

  시험자료 | 2페이지 | 1,500원 | 등록일 2022.04.07

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  테크플렉스 FPGA RTL 엔지니어 최종 합격 자기소개서(자소서)

  HDL로 작성한 하드웨어의 면적을 Vivado tool로 시뮬레이션하는 과정에서 목표치보다 면적이 크게 나오는 문제가 있었습니다. ... 이 과정에서 쌓은 코딩 능력과 애플리케이션을 고려한 최적화 역량으로 저전력 고효율 SoC를 개발하고 검증하는 데에 기여하겠습니다.이러한 경험들이 지원 직무 수행에 적합하다고 생각하며

  자기소개서 | 5페이지 | 3,000원 | 등록일 2023.02.17

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  오픈엣지테크놀로지 NPU IP 개발 최종 합격 자기소개서(자소서)

  HDL로 작성한 하드웨어의 면적을 Vivado tool로 시뮬레이션하는 과정에서 목표치보다 면적이 크게 나오는 문제가 있었습니다. ... 이 과정에서 쌓은 코딩 능력과 애플리케이션을 고려한 최적화 역량으로 저전력 고효율 SoC를 개발하고 검증하는 데에 기여하겠습니다.이러한 경험들이 지원 직무 수행에 적합하다고 생각하며

  자기소개서 | 5페이지 | 3,000원 | 등록일 2023.02.17

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  서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)

  이처럼 clk가 falling하는 최근접 timing을 기준으로 한 클럭 동안만 in_sync = 1이 되도록 코딩했다. ... 실험목적Finite State Machine의 두 종류인 Moore machine과 mealy machine의 차이점에 대해 학습하고 Verilog HDL을 이용해 moore machine을 ... 매핑 방식으로 정확히 매핑했으며 시뮬레이션 결과도 특별한 문제가 없었으므로 In lab combo box 실습 시에도 정확한 출력이 나올 것으로 예상한다.참고 문헌Verilog-HDL

  리포트 | 8페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-04 결과리포트 (2020 최신)

  실험목적Verilog HDL을 사용해 비교기 등의 Combinational logic을 설계하고 테스트벤치 파일을 작성하여 combo box를 통해 동작을 실험한다. ... 문법과 명령어들을 익혀야 코딩을 더 효율적으로 할 수 있다는 것을 배운 In lab 시간이었다.6. ... ‘forever begin’ 구문을 이용해 반복적으로 1과 0이 번갈아가며 토글링되는 코드를 만들었다. 20ns가 한 주기가 돼야 하므로 10ns마다 값이 바뀌도록 코딩했다.3. 2

  리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab06(결과) / 2021년도(대면) / A+

  따라서 [실습 2]와는 달리 [실습 1]처럼 clock을 줄 때마다 데이터가 들어가서 병렬로 데이터가 저장 및 전송된다.(4) [실습 4] 4-bit SIPO 레지스터를 다음 코딩을 ... 실험의 목적Verilog HDL 언어를 사용하여 Sequential Logic을 설계 및 실험(Flip-Flop, Register, SIPO 등)하고, 설계한 로직을 시뮬레이션하기 ... 시키는 회로이며, 주파수 분주기, 타이밍 제어신호 생성 등에 활용.- 동기식 계수기는 모든 플립플롭이 공통 클럭에 의하여 구동되어 설계가 용이하고 동작이 빠름.- Verilog HDL의

  리포트 | 18페이지 | 2,000원 | 등록일 2022.07.16

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  LIG넥스원 HW 최종 합격 자기소개서(자소서)

  C언어와 HDL관련 5개 전공을 수강하며 쌓은 코딩 지식을 바탕으로, 학부연구생 활동에서 C++과 Verilog를 이용하여 HW를 설계, 검증, 테스트하여 이를 바탕으로 논문을 작성한

  자기소개서 | 5페이지 | 3,000원 | 등록일 2023.02.17

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab08(결과) / 2021년도(대면) / A+

  따라서 도레미파솔라시도 각각의 주기를 계산해서 코딩을 진행하였다. ... 실험의 목적Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 실험하며 그의 controller를 설계한다. ... Conclusion- Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 설계 및 실험할 수 있다.

  리포트 | 17페이지 | 2,000원 | 등록일 2022.07.16

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  SK하이닉스 Solution SW(소프트웨어) 합격 자기소개서

  특히 컴퓨터구조론 수업을 통해 간단한 RISC 프로세서를 Verilog HDL로 설계하는 프로젝트를 통해 HDL의 개념을 이해하고 실무에서 디지털 회로를 어떻게 설계하고 검증하는지 ... 알 수 있었습니다. 3또한, 꾸준하게 SW를 작성하는 연습을 하고 다양한 언어를 접해보기 위해 현재 SW 직군에 종사하고 있는 고등학교 동창들과 코딩 스터디를 함께 했습니다.

  자기소개서 | 4페이지 | 3,000원 | 등록일 2023.02.09

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  편입학 공대 합격자기소개서(서울시립대,부산대,경북대,건국대)

  본격적인 공학인증시스템 도입으로 공학인증과목을 이수하여야 했는데 그 중 특히 Verilog HDL 실습과목이 가장 즐겁게 배웠고 가장 궁금증도 많아 질문을 많이 했던 과목이었습니다. ... 탓에 C programing과 Data structure에서 다루는 많은 문제를 풀어보았고 그 문제에서 제시하는 Keyword를 알아내 제 스스로 새로운 프로그램을 만들어보면서 코딩실력을

  자기소개서 | 1페이지 | 3,000원 | 등록일 2020.03.15 | 수정일 2020.03.16

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  서울시립대 전전설2 Lab-06 예비리포트 (2020 최신)

  Verilog HDL의 always문 안에서 blocking 할당(‘=’)을 사용하는 경우와 nonblocking 할당(‘ ... 아래는 8-bit up counter의 코딩 예이다.resetN은 리셋할 수 있는 신호로 negedge로 작동하기 때문에 reset 뒤에 약자 N을 붙였다. resetN이 0으로 falling하면

  리포트 | 15페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-06 결과리포트 (2020 최신)

  Verilog HDL의 always문 안에서 blocking 할당(‘=’)을 사용하는 경우와 nonblocking 할당(‘ ... 아래는 8-bit up counter의 코딩 예이다.resetN은 리셋할 수 있는 신호로 negedge로 작동하기 때문에 reset 뒤에 약자 N을 붙였다. resetN이 0으로 falling하면

  리포트 | 21페이지 | 1,500원 | 등록일 2021.09.10

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  임상영양학 요점정리

  ): 생성 장소에서 신장으로 운반② 각종호르몬: 내분비선에서 표적 장기로 운반③ 영양소* 포도당: 혈당유지(뇌, 신경조직에 에너지 공급)* 지단백(킬로미크론, VLDL, LDL, HDL ... ), 해조류④ 고단백식사는 간 기능과 조혈에 바람직 / 녹황색 채소에 철과 엽산 풍부< 2장 선천성 대사이상 >- 선천성대사이상: 특정 유전자의 선천적 결함으로 인해 그 유전자가 코딩하는

  리포트 | 16페이지 | 1,500원 | 등록일 2024.03.13

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  디지털 시계 실습 vhdl 레포트 (12,60진 카운터)

  HDL및 실습-component 문을 이용한 시계 설계-목차———————————————MUX 2x1 component------------------------------------ ... 이 회로는 component를 활용하여 코딩을 할 때 활용하기 좋다.멀티 플렉서의 반대의 의미로 디 멀티플렉서가 있는데, 한 개의 입력 신호를 여러 출력 선들 중의 하나로 출력하는

  리포트 | 19페이지 | 2,000원 | 등록일 2020.10.05

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  서울시립대학교 전전설2 6주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  Purpose of this Lab이번 실험에서 Verilog HDL언어를 사용하여 Sequential Logic을 설계 및 실험한다. ... Hyperlink \l "주석1" [1]- SR 래치진리표논리 구성Time diagram- SR 플립플롭진리표논리 구성Time diagram(3) Verilog HDL의 always

  리포트 | 16페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.15

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  시립대 전전설2 [8주차 결과] 레포트

  Purpose of this Lab7세그먼트의 동작을 익히고 Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 하고 실제 실험에서 코딩한 ... %201.pdf" http://www.ee.ic.ac.uk/pcheung/teaching/ee2_digital/Lecture%203%20-%20Verilog%20HDL-Part%201 ... 매번 숫자와 LED의 불로만 확인하던 결과와는 다르게 피에조를 이용하여 실제 피아노의 음인 도레미파솔라시도를 키박스를 통하여 소리를 구현하는 코딩을 익혔다.5.

  리포트 | 12페이지 | 2,000원 | 등록일 2019.07.29

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  [기초전자회로실험1] "Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증" 결과보고서

  실제 회로에서는 각 IC로직이 있어야 하는 한계가 있는데 HDL의 코딩방식을 통하면 BCD코드가 아니더라도 각 입력을 이진에 따라 나타내고 싶은 입력변수를 이진코드에 하나씩 대응시키고 ... 실험제목Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증2. ... 1Result report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증자료는

  리포트 | 3페이지 | 1,000원 | 등록일 2019.03.23 | 수정일 2019.04.01

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  시립대 전전설2 [8주차 예비] 레포트

  Purpose of this Lab7세그먼트의 동작을 익히고 Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 하고 실제 실험에서 코딩한

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  디시설 - 기본적인 디지털 논리회로 설계

  새로운 프로젝트를 생성하고, 위에서 간소화된 논리식을 HDL로 코딩하라. 이때 다음과 같이 Verilog 또는 VHDL 템플릿에 따라 설계한다.3. ... 설계한 HDL 코드를 컴파일하고 시뮬레이션한 결과를 Schematic으로 설계했을 때와 비교하 라.- 2번에서 설계한 VHDL 코드를 컴파일하고 Vector Waveform File로 ... 시뮬레이션 결과를 진리표와 쉽게 비교하기위하여 Simulator mode를 Functional으로 선택한 후, 시뮬레이션을 실행하였다.그 결과 Schematic으로 설계했을 때와 HDL코드로

  리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

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