"verilog HDL 코드" 검색결과 141-160 / 230건

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  전자전기컴퓨터설계실험2(전전설2)7주차결과

  실험의 목적(Purpose of this Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2 ... SISO - Mealy Machine for the serial I/O code converter코딩(text)// mealy convertermodule mealy_converter ... HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2. text file로 생성Project 파일과 마찬가지로 원하는 게이트를

  리포트 | 18페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험13) 시프트 레지스터와 카운터의 설계

  시뮬레이션53) 카운터를 리셋 시키기 위한 Verilog HDL 구문을 들고 설명하라.? 코드? 시뮬레이션5《 실험13 결과 보고서 》조제출일학과/학년학번이름실험 (1)? ... 코드? 시뮬레이션5③ BCD (Binary-Coded Decimal) 카운터? 코드? 시뮬레이션5④ 모듈로-N (Modulo-N) 카운터? 코드? ... 코드? 시뮬레이션?

  리포트 | 9페이지 | 2,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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  전자전기컴퓨터설계실험2(전전설2)7주차예비

  실험의 목적(Purpose of this Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2 ... SISO - Mealy Machine for the serial I/O code converter코딩(text)// mealy convertermodule mealy_converter ... HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2. text file로 생성Project 파일과 마찬가지로 원하는 게이트를

  리포트 | 17페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  FIFO(First in First out)

  `timescale 1ns / 1psmodule FIFO (dout, full, empty, din, push, pop,clk, rst);input [7:0] din;input push ... , pop,clk, rst;output [7:0] dout; wire [7:0] dout;output full, empty; reg full, empty; reg [3 ... :0] j, addr;reg [7:0] fifo[7:0]; //j를 값의 갯수 의미//addr은 현재의 출력값 주소를 의미always @ (posedge clk)beginif(

  리포트 | 8페이지 | 1,500원 | 등록일 2010.12.09

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  verilog HDL을 이용한 LED주사위 설계 보고서 (자판기 or 신호등)

  과제 최종보고서과제명Verilog HDL을 이용한 주사위 설계팀번호지도교수공동연구원이 름학 번전화번호“Verilog HDL을 이용한 주사위 설계” 과제에 대한 최종보고서를 첨부와 같이 ... 또한 간단한 동작원리로 동작하는 주사위 내부의 제어기의 회로를 Verilog HDL 언어를 이용하여 직접 코딩하고, Verilog HDL 언어를 조금 더 숙련되게 사용하고자 한다. ... HDL 코드module DICE(CLK, RST, STOP, Y);input CLK, RST, ,STOP;output [3.0] Y;reg [2:0] STATE;parameter

  리포트 | 7페이지 | 1,500원 | 등록일 2013.07.16

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  실험2 제05주 Lab03 Pre Gate Primitive & Behavioral Modeling

  -bit Full adder in Behavioral modeling< 1-bit Full adder를 Behavioral Modeling으로 설계하였다. >< Testbench code를 ... Testbench code를 작성하고 Functional simulation과 Timing simulation을 돌려본 결과, Functional simulation은 Full adder의 ... Introduction1) Purpose of this LabVerilog HDL의 사용방법을 숙지하고 이를 이용하여 직접 논리회로를 설계, 제작할 수 있다.

  리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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  Xilinx사 ISE의 isim 시뮬레이션을 스크립트로 실행하는 방법

  ISim 은 Xilinx 사의 ISE 에 내장된 HDL 시뮬레이터로서 Verilog & VHDL 언어로 설계된 디지털 회로의 레지스터 레벨 혹은 타이밍 시뮬레이션에 사용된다.ISim ... ISE 상에서 프로젝트를 설정하고 Verilog 코드를 작성하여 프로젝트에 등록하고 시뮬레이션을 실행하면 아래 그림과 같은 GUI가 나타나서 시뮬레이션에서 출력된 파평을 그래픽으로 ... ISE Webpack 은 별도의 라이센스가 필요 없지만 그 대신 시뮬레이션이 가능한 HDL 코드의 길이는 50,000 라인으로 제한된다.ISim 은 ISE 가 제공하는 GUI 를 통하여

  리포트 | 17페이지 | 2,500원 | 등록일 2012.08.18 | 수정일 2014.08.19

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  서울시립대학교 전자전기컴퓨터설계실험2 제03주 Lab02 Post

  ,『ISE』digital design tool, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX ... 1은 191번 핀, LED 2는 196번 핀을 사용한다.Bus Switch PinLED Pin핀 설정에 따라 다음과 같이 .ucf File을 생성해준 뒤, 최종적으로 다음과 같은 코드를 ... A = 1, Input B = 0, C_in = 1Input A, C_in에 해당하는 Bus Switch 1, Bus Switch 3를 올린 경우, C_out에 해당하는 LED 2에

  리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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  Verilog를 이용한 레지스터(Register) 와 데이터패스(Datapath) 구현 (컴퓨터 아키텍쳐 실습)

  그리고 테스트를 위한 TSC assembly code를 작성하고, 위의 code를 CPU testbench의 memory 부분에 assign한다.1. ... Active-HDL을 실행하고 새 workspace를 생성한다.3. 제시한 interface에 맞추어 CPU module을 작성한다.4. ... 과정실험 전에 미리 CPU module을 제시한 interface에 맞추어 Verilog로 작성한다.

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  Combination Logic Circuit Design

  The value of binary is combined by dial.⑦ Express 7-segment controller using verilog HDL.module VERILOG_HDL ... inputs into coded outputs, where the input and output codes are different. n-to-2n, binary-coded decimal ... -DecoderDecoder can take the form of a multiple-input, multiple-output logic circuit that converts coded

  리포트 | 5페이지 | 1,500원 | 등록일 2012.11.27

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  결과보고서-Exp 8. Co-Simulation & Co-Emulation Using FPGA.hwp

  PurposeBefore the exp.9 and exp.10 in which you should design a complex digital circuit in verilog HDL ... You can learn how to do the followings in this experiment.- Digital circuit design in verilog HDL- Software ... 이번 실험에서는 만든 verilog 코드를 FPGA에 입력해 준 결과 FPGA가 verilog에서 만든 그 머신인 것처럼 되었다.⑶Co-EmulationCo-emulation 시스템은

  리포트 | 9페이지 | 2,000원 | 등록일 2010.10.09

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  해밍코드 인코더 디코더 설계 및 성능 분석(hamming code encoder decoder performance analysis)

  이용하여 설계하였다.핵심주제어 : Hamming code, Verilog-HDL, Simulink1장. ... Verilog-HDL is used in order to understand the algorithm of error-correcting code.The procedures of the ... 불가능한 것을 개선한 것으로, 대부분의 마이크로칩 디바이스에 채택되어 신뢰도를 높이는 데 사용된다.통신관련 분야에 반드시 필요한 오류정정코드의 한 종류인 해밍코드를 Verilog-HDL을

  리포트 | 24페이지 | 100,000원 | 등록일 2009.12.06 | 수정일 2015.01.12

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  전자전기컴퓨터설계실험2(전전설2)8주차결과

  실험의 목적(Purpose of this Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 카운터 회로를 만들고 이를 응용하여 segment, piezo에 ... 비동기식 신호들의 사용은 제한이 존재하고 이를 극복하기 위해 특이 코드가 사용된다는 점 또한 알 수 있었다. ... HDL의 문법을 이용하여 원하는 게이트를 구현하기 위해서 project 파일을 HDL로 설정하여 생성한다.2. text file로 생성Project 파일과 마찬가지로 원하는 게이트를

  리포트 | 24페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  전자전기컴퓨터설계실험2(전전설2)4주차결과

  가산기의 경우 반가산기들의 상위 모듈인 전가산기가 4bit 가산기를 만들었던 것처럼 감산기 짜놓은 HDL을 불러와 본 코드에 이용하는 것을 말한다. ... 실험의 목적(Purpose of this Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 가산기 구현의 응용인 감산기를 구현하고 또한 비교기를 구현한다.2 ... , ALB0);comparator u2(A[1], B[1], EQ1, AGB1, ALB1);comparator u3(A[2], B[2], EQ2, AGB2, ALB2);comparator

  리포트 | 19페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  C 기반 ALU 설계. 컴퓨터구조 ALU 설계 과제

  최소의 지연시간 Modelsim 으로 확인하려 했지만 , 에로사항 ( 소스 에러 ) 으로 실패참고문헌 ( Verilog_HDL 을 이용한 ) FPGA 설계 이론 및 실습 : Xilinx ... Vertex4 SoC Master3 / 송태훈 / 홍릉과학 ( Altera Quartus 2 와 Modelsim 을 사용한 ) Verilog HDL 논리회로 설계 / 이승호 / 한티미디어 ... C 언어의 기본 특징은 ASCII 코드 체계로 영문 소문자 집합을 바탕으로 하고 있으며 , 함수 (function) 의 정의문들의 집합으로 구성되어 있고 , 분할 컴파일을 할 수 있어

  리포트 | 33페이지 | 3,500원 | 등록일 2013.01.28

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  디지털 시계 설계 보고서

  설계목표Verilog HDL를 이용한 시계코드의 작성부터 포팅을 통한 동작의 확인을 목표로 잡았다. ... 소스코드tutorial_code.sEXPORT EntryAREA |Code|,CODE,READONLYEntryb Startb Unexpectedb Unexpectedb Unexpectedb ... 고찰Verilog 소스코드 작성, Quartus를 이용한 회로구성, Modelsim을 사용한 시뮬레이션하는 과정을 모두 거쳐 SoC시스템 작동 파일을 만들 수 있었다.

  리포트 | 19페이지 | 2,000원 | 등록일 2012.05.29

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  Application-Design-Ⅱ-Text-LCD Control

  LCD control logicProject Navigator를 실행한다.New Project를 HDL로 만들고 프로젝트를 실행할 폴더를 생성한다.character LCD control설계를 ... 전송한다.DDRAM address를 전송한다.문자 데이터를 연속으로 전송한다.필요에 따라 위의 과정을 반복한다.Text LCD 제어DDRAM Address표시될 각 문자의 ASCII 코드 ... 눌러 Initialize Chain을 선택한다.FPGA에 프로그래밍할 파일 선택하고 칩의 오른쪽 버튼을 눌러 장치로 확인한다.회로의 성질 및 특징Input Switch설계 지시사항Verilog

  리포트 | 27페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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  Verilog 를 이용한 CPU의 Pipeline 구현 (컴퓨터 아키텍쳐 실습)

  위한 TSC assembly code를 작성한다.(3) 위의 code를 cpu testbench의 memory 부분에 assign한다.cpu module을 작성하는 과정은 다음과 ... (4) CPU를 test할 수 있는 TSC Assembly code를 작성하여, cpu testbench의 memory에 옮긴다.(5) cpu testbench를 이용하여, cpu가 ... 실험 과정실험 전에 다음 사항을 준비한다.(1) cpu module을 제시한 interface에 맞추어 verilog로 작성한다.(2) TSC full instruction 테스트를

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  HDL을 사용한 디지털 클럭 코드

  따라서 Verilog HDL의 설계 첫 번째 목표는 클럭 변화에 따른 시간이 증가하는 코딩을 목표로 한다. ... (1) 프로젝트 목표-디지털 시스템인 디지털 시계, 알람기, 스톱워치를 각각의 특성을 바르게 이해하고 Verilog HDL을 사용하여 설계한다.(2) 프로젝트 내용-디지털 시계, 알람기 ... ·탑 모듈은 스톱워치, 알람을 포함하는 모듈이므로 (스톱워치, 알람이 실행된다는 전제하에) 스 톱워치, 알람 2가지 설계 코드를 불러오는 것을 목표로 한다.(4) 프로젝트 수행 결과

  리포트 | 20페이지 | 2,500원 | 등록일 2013.01.20

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  HDL - serial ADDER report

  , serialin, sign, q);XOR게이트가 추가로 요구되어 진다.뺄셈가능한 코드 입 출력 포트는 입력 : rst, clk, load, Enshift, din, serialin ... 실제로 입 출력 포트는 입력 : rst, clk, load, Enshift, din, serialin 출력 : dout이며, DIN, DOUT은 shiftreg의 동작을 보이기 ... 위해서는 별도의 인스턴스(XOR)가 필요로 된다.보수화된 수를 구하기 위한 xor x0(sign,DIN[0],sig);기존의 전가산기 FF_A fa(sum, cout

  리포트 | 8페이지 | 1,000원 | 등록일 2010.12.19

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