"verilog HDL 코드" 검색결과 121-140 / 230건

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  부울 대수 논리식의 간소화 - Verilog HDL 예비보고서

  실 험 목 적- 부울대수를 Verilog HDL의 형태로 표현하는 방법을 이해한다.- Verilog HDL code로 Quartus Ⅱ를 이용하여 합성하고 Programing하는 방법을 ... C 언어의 특징을 기반으로 개발- 1991년 Cadence Design Systems가 Open Verilog International(OVI)라는 조직을 구성하고 Verilog HDL을 ... 기 본 이 론1) 소개- Verilog HDL은 전자 회로 및 시스템에 쓰이는 하드웨어 기술언어(HDL)이다. 줄여서 ‘Verilog'이라고 부르기도 한다.

  리포트 | 3페이지 | 1,000원 | 등록일 2013.10.31

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  [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험15) 상태도(State Diagram) 구현

  시뮬레이션《 실험15 결과 보고서 》조제출일학과/학년학번이름실험 (1) p201에 주어진 상태도를 Verilog HDL로 구현하라.? 코드? ... State Diagram실험 (2) 카운트 방향을 제어하는 입력신호가 up_dn인 3비트 up-down 카운터의 상태도를 완성하고, Verilog HDL로 구현하라.? 코드? ... 《 실험15 예비 보고서 》조제출일학과/학년학번이름3) 에서 코드가 빠진 부분을 채워라.? 코드?

  리포트 | 4페이지 | 2,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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  Verilog HDL

  de제외하고는 무시공백(blank)과 탭은 문자열에서 의미 있게 취급주석(comment)HDL 소스코드의 설명을 위해 사용되며, 컴파일과정에서 무시됨단일 라인 주석 문; // 로 ... HDL의 논리값Verilog HDL의 논리값 집합Verilog HDL의 자료형Net 자료형 : 소자간의 물리적인 연결을 추상화wire, tri, wand, wor, triand, ... )가 사용되면 z로 취급첫 번째 문자를 제외하고는 밑줄(underilog HDL 모델링테스트벤치 모듈HDL 모델을 시뮬레이션 하기 위한 Verilog 모듈*DUT에 인가될 시뮬레이션

  리포트 | 57페이지 | 1,000원 | 등록일 2016.04.06

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  전자전기컴퓨터설계실험2(전전설2)5주차결과

  실험의 목적(Purpose of this Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 조합회로 중 디코더, 인코더, 멀티플랙서를 구현하고 그 원리를 이해한다 ... BCD codeBCD 코드란 4bit를 이용하여 십진수를 그대로 표현해주는 코드를 말한다.4bit로 십진수를 표현하기 때문에 1~9까지만을 표현한다. ... Carry 의 경우 carry가 10진수와 2진수의 차이가 6이므로 0110을 사용한다.BCD code 표현법은 예를 들어 십진수 123을 표현한다고 하면 다음과 같이 표현한다.123

  리포트 | 20페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  반도체별 동향

  5 로 채택IEEEDASCIEEE P1735- 2014 년 발표, IP 보호를 위한 암호화 및 관리에 관한 표준- 현재 프로젝트 진행 중에 있음IEEEDASC시스템검증System C( ... 시스템반도체의 복잡해진 기능을 게이트 레벨로 설계하는 데 한계를 느끼게 되어, 이를 해결하기 위해 컴퓨터를 활용한 EDA(Electronic Design Automation) 툴과 HDL ... Property) based design 기법이 연구되고 적용되었다.예를 들어 LCD driver, USB interface, CPU, Memory, ADC 등의 하드웨어 IP 또는 코드를

  리포트 | 20페이지 | 3,000원 | 등록일 2018.05.30

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  Application DesignⅡ Text-LCD Control

  HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. ... LCD 모듈이 각 제어 코드를 실행하는데 설정된 시간이 필요하므로 FPGA가 BF를 읽어 1일 경우에는 기다리고 0일 경우에는 다음 제어 코드를 보내는 방법을 사용하면 보다 효율적인 ... : 화면 표시를 ON/OFF 하거나(D), 커서를 ON/OFF하거나(C), 커서를 깜박이게 할 것인지(B)의 여부를 설정 한다.Cursor/Display shift : 화면(S/C

  리포트 | 18페이지 | 1,000원 | 등록일 2016.04.06

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  11.15(UART)

  실습 목표verilog HDL 코드를 작성하여 두 개의 테스트벤치 파일을 만들어 UART를 설정한다.테스트벤치 파일에서 data_in과 Loopback test를 추가하여 시뮬레이션 ... 실습 내용--------------------------------(앞부분 생략)--------------------------------reg [3:0] pres_cnt;reg [ ... [1];assign ri=scon[0];always@(*)beginif(ti&ri)beginif(sbuf==TXDATA)$monitor("sbuf=0x%h,SUCCESSED!"

  리포트 | 2페이지 | 1,000원 | 등록일 2011.12.15

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  Design of Excess-3-to-BCD code converter

  4 bit의 binary로 0~9까지의 10진수를 표현한 코드이다. 4개의 bit가 10진수 1자리를 나타 낸다- Excess-3 code 는 각각의 BCD코드에 3씩을 더한 값으로 ... Verilog HDL(1) structural descriptionStructural description의 CodingStructural description의 functional ... 디지털 공학 Design Project설계 보고서Design of Excess-3-to-BCD code converter설계 이론1. specification- BCD code 는

  리포트 | 12페이지 | 1,000원 | 등록일 2012.06.04

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  논리회로실험) 부울대수의 간소화(2) 결과보고서

  결 과 보 고 서5주차부울대수의 간소화(2) : Verilog HDL code1. ... 결과를 작성① f = ab' + a'b'c 의 Verilog HDL을 작성한다 .- Schematic을 사용 안하고 Verilog HDL 문법을 사용한다 .( OR - | NOT ... + b' + c' 식의 Verilog HDL을 작성한다.- Schematic을 사용 안하고 Verilog HDL 문법을 사용한다 .( OR - | NOT - !

  리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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  FPGA를 이용한 디지털 시스템 설계(인하대) MUX, Decoder, Comparator 보고서

  binary code를 입력으로 받아 4bit의 binary code 4개중에 1개로 출력하는 decoder인 것이다.2-to-4 Binary decoder의 진리표와 논리회로를 ... 하지만 그 경우 4bit에서는 수없이 많은 게이트들이 사용되어 복잡하게 된다.Verilog HDL의 경우, 조건문 사용이 가능하기에 조건문을 사용하여 코드를 작성하였다.입력은 각각 ... 두 수가 같을 경우에는 eq (equal) 출력만 1이 된다.4bit comparator 모듈의 전체적인 코드는 아래와 같다. - 4bit Comparatormodule comparator4

  리포트 | 18페이지 | 2,000원 | 등록일 2014.11.26 | 수정일 2015.09.30

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  서울시립대 전자전기컴퓨터설계실험2 제06주 Lab05 Post

  간소화할 수 있다.Reference교안 – Verilog HDL 실습 Lab#04 Combinational Logic Design, Arithmetic Logic and Comparator ... Input Select가 0일 경우, Bi_s를 BCD와 Excess-3으로 convert한다. ... 따라서 매개변수를 이용한 함수를 만들 수 있다면 변수만 다른 코드를 Copy & Paste할 필요 없이, 함수를 호출하고 함수의 Return Value만 사용하면 되므로 코드를 훨씬

  리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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  전전컴설계실험2-5주차예비

  -5주차 Pre Lab#03-[Verilog_HDL]학과전자전기컴퓨터공학부학번2009440138이름정필웅담당교수문용삼 교수님담당조교김민혁 조교님수업날짜2013.9.30-5주차 실험- ... -테스트벤치모듈HDL 모델을 시뮬레이션을 하기 위한 Verilog 모듈DUT에 인가될 시뮬레이션입력(stimulus)을 생성하는 구문시뮬레이션 대상이 되는 모듈(Design Under ... -실험과정1) 1-bit Full Adder의 Logic도를 이해한다.2) Gate Primitive Modeling 방법으로 설계하기 위해 다음과 같은 code를 작성한다.module

  리포트 | 14페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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  전전컴설계실험2-5주차결과

  -5주차 Post Lab#03-[Verilog_HDL]학과전자전기컴퓨터공학부학번2009440138이름정필웅담당교수문용삼 교수님담당조교김민혁 조교님수업날짜2013.9.30-5주차 실험 ... -테스트벤치모듈HDL 모델을 시뮬레이션을 하기 위한 Verilog 모듈DUT에 인가될 시뮬레이션입력(stimulus)을 생성하는 구문시뮬레이션 대상이 되는 모듈(Design Under ... -실험과정1) 1-bit Full Adder의 Logic도를 이해한다.2) Gate Primitive Modeling 방법으로 설계하기 위해 다음과 같은 code를 작성한다.module

  리포트 | 23페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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  전자전기컴퓨터설계실험2(전전설2)6주차예비

  실험의 목적(Purpose of this Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2 ... 이를 통해 데이터 전송과 저장에 대한 개념을 알고 이를 코드로 구현하는 실험이었으며 verilog를 사용하는데 있어서 문제점과 주의점을 상기하고 깨닫을 수 있는 실험이었다.Ⅵ. ... SIPO 모델링왼쪽 사진은 sipo를 이용하여 입력을 가하는 코드이다. Sipo 코드에서 clk는 positive edge에서만 반응하고 negati이 동작되는 코드이다.

  리포트 | 12페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험12) Verilog HDL을 이용한 기본회로 설계

  《 실험12 결과 보고서 》조제출일학과/학년학번이름실험 1) 7-세그먼트 디코더의 설계(1) Verilog HDL 코딩(2) 시뮬레이션실험 2) DE2 보드로의 다운로드 및 동작 확인 ... 코드? 시뮬레이션 결과 ... 원 코드? 시뮬레이션 결과(1) set이 reset보다 priority가 높은 비동기식 D플립플롭으로 바꾸고, 동작을 확인하라.? 코드?

  리포트 | 4페이지 | 1,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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  Verilog를 이용한 CPU의 제어(Control) 부분 구현 (컴퓨터 아키텍쳐 실습)

  full instruction 테스트를 위한 TSC assembly code를 작성한다.위의 code를 cpu testbench의 memory 부분에 assign한다.3. ... 실험 과정(1) cpu의 micro architecture를 정의하고 설계한다.(2) Active-HDL을 실행하고 새 workspace를 생성한다.(3) 제시한 interface에 ... 열고 Active-HDL에서 직접 확인할 수 있다.

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  Flip-flop and Counter Design

  In generally, all of register bit can be parallel moved by connecting circuit.③ Use verilog HDL code ... |s2)&clk);D_FF D_FF4(rightoutput,D4,(s1|s2)&clk);endmodule //end module④ Use verilog HDL code to express ... ,D,DN);assign j=1; // assign j=1endmodule // end module⑤ Use verilog HDL code to express 4-bit up/down

  리포트 | 3페이지 | 1,500원 | 등록일 2012.11.27

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  실험2 제06주 Lab04 Post Comparator

  Lab 3에서는 1-bit Comparator를 Behavioral Modeling으로 Verilog code를 작성하여 설계하였다. ... DiscussionLab 1에서는 1-bit Subtracter를 Gate Primitive Modeling으로 Verilog code를 작성하여 설계하였다. ... Introduction1) Purpose of this LabVerilog HDL의 사용방법을 숙지하고 이를 이용하여 직접 논리회로를 설계, 제작할 수 있다.

  리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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  전전컴실험Ⅱ 06반 제04주 Lab#03 [Verilog HDL] 예비보고서

  HDL [1](가) 정의“베릴로그(Verilog) 언어는 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어(Hardware Description Language, HDL)이며, 줄여서 ... Purpose of this Lab이번 실험을 통해 Verilog HDL의 원리와 gate primitive modeling, heory) for this Lab(1) VERILOG ... bench code를 GATE PRIMITIVE modeling & BEHAVIORAL modeling이 두 가지 방식을 통해 작성하고, Spartan-3로 다운받아 실제로 구현해

  리포트 | 11페이지 | 1,000원 | 등록일 2013.09.09 | 수정일 2013.09.15

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  Active-HDL 사용법에 대한 소개 (컴퓨터 아키텍쳐 실습)

  그 결과 아래 그림과 같은 FSM을 얻었다.위 FSM을 Active-HDL 프로그램이 자동으로 생성한 Verilog 소스 코드를 Waveform simulator에 넣고 돌리면 역시 ... Active-HDL의 test bench 자동 생성 기능과 Execute script 기능을 적극 활용하여 만들었다.4. 결과성공적으로 실험 목표를 달성하였다. ... Active-HDL의 기능을 익힐 수 있는 좋은 기회가 되었고 또한 Verilog가 어떤 언어인지도 알게 되었다. 실험 결과 및 소스 파일은 별도로 조교님께 전달하였다.

  리포트 | 5페이지 | 1,000원 | 등록일 2013.03.08

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