"verilog" 검색결과 121-140 / 1,551건

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  16비트 순차 나눗셈기 (verilog)

  verilog로 구현한 8비트 순차 나눗셈기로 링카운터,뺄셈기,쉬프터,레지스터,등가비교기를 이용하여 몫을 찾고 나머지값을 구합니다.ps)링카운터를 사용함으로서 일반 카운터를 이용함으로서

  리포트 | 10페이지 | 3,000원 | 등록일 2013.11.05 | 수정일 2013.11.09

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  Coffee Vending Machine의 verilog code 및 보고서

  Verilog Code and Description**Coffee Vending Machine`timescale 1 ns / 100 ps // 시간간격과 해상도를 정의// State

  리포트 | 15페이지 | 2,000원 | 등록일 2016.05.20

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  디지털논리회로실험(Verilog HDL) - Real-time clock, counter

  1. 관련이론? Measuring Time Between Events using an Up-Counter? Initially clear to 0.1 ^{st} event : set cnt=1.2 ^{nd} event : set cnt=0.-Then, multiply c..

  리포트 | 8페이지 | 1,000원 | 등록일 2019.08.29

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  디지털논리회로실험(Verilog HDL) - 8-bit Signed Adder/Substractor, Multiplier

  Generate the required Verilog file, include it in your project, and compile the circuit.?

  리포트 | 19페이지 | 1,000원 | 등록일 2019.08.29

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  [Verilog]Verilog 문법

  이름 혹은 식별자 등으로 사용되는 문자는 소문자와 대문자를 구별 해야 하고, Verilog의 예약어는 반드시 소문자로 기술하여야 한다.3. ... ..PAGE:1Verilog 문법06.05.25..PAGE:2차 례기본적인 사항주석(Comments)숫자(Numbers)스트링(String)5. 변수6.

  리포트 | 17페이지 | 1,500원 | 등록일 2006.05.29

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  [verilog]Modified Booth Multiplier 설계

  mbm_8x8.v (과제에서 주어진 모듈명 mba8x8 과 다르게 지정하였습니다.) module mbm_8x8(x, y, S, cin, cout );input [7:0] x, y;input cin;output [15:0] S;output cout;wire X_sel..

  리포트 | 13페이지 | 3,000원 | 등록일 2012.04.30 | 수정일 2021.05.07

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  Verilog-디지털시스템설계

  Verilog - 6bit Adder 설계1. Gate-level 방식2. Dataflow 방식1. Gate-level 방식 >> Half_adder1. ... Dataflow 방식 >> SimulationReport< Verilog - 6bit_Adder 설계 >과 목 : 디지털시스템설계교 수 : 정진균 교수님일 자 : 2011년 9월 23일학

  리포트 | 6페이지 | 1,500원 | 등록일 2012.03.28

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  SEQUENTIAL LOGIC DESIGN USING VERILOG

  IntroductionThe objectives of this laboratory assignment are;to understand and use different options available in Verilog

  리포트 | 9페이지 | 1,000원 | 등록일 2012.02.11

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  Full CPU 설계 프로젝트-Verilog HDL code 포함

  Introduction[1]1) Verilog HDL을 이용하여 Full Function CPU를 Design2) Partial CPU를 확장하여 Full Function을 지원하는 ... 연산결과의 sign bit가 1인 경우, z: 연산결과가 0인 경우 , c: 연산결과 Carry가 발생하는 경우, v: 연산결과가 Overflow가 발생한 경우)- Register는 Verilog ... Verilog Code and DescriptionMAIN CODE// INCLUDE files`include "thumb_defs.vh"// global constant definitions

  리포트 | 29페이지 | 5,000원 | 등록일 2016.06.25

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  Verilog[MIPS] 밉스 파이프라인

  Verilog[MIPS] 밉스 파이프라인

  리포트 | 1,000원 | 등록일 2010.09.18

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  [디지털시스템실험(Verilog)] Verilog 기본 실습 결과보고서

  Verilog 언어의 개념을 이해하고 코딩을 위한 기본 문법을 익힌다.② 코딩한 Verilog의 시뮬레이션을 위해 HDL 시뮬레이터인 ModelSim의 사용 방법을 익힌다.③ Full ... adder를 Verilog로 구현하고 모듈화하여, 32-bit adder를 시뮬레이션해본다.실험결과실험 ① 1-bit full adder 구현‘A, B, Cin’의 input과 ‘ ... KEEE209 전기전자전파 공학부디지털 시스템 설계 결과 보고서디지털 시스템 설계 및 실험 KEEE209-09 전기전자전파 공학부학부 : 학번 / 이름 :실험조 : 실험일 :실험제목Verilog실험목표①

  리포트 | 3페이지 | 2,000원 | 등록일 2011.10.05

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  [기초전자회로실험2] "Verilog Basic, FPGA / Shift register - FPGA" 결과보고서

  실험제목① Verilog Basic, FPGA② Shift register - FPGA2. ... 실험결과 및 사진FPGA에 Verilog로 입력한 Shift register Counter를 programing 한 이 후 출력결과를 사진으로 기록하였다. ... 1Result report Electronic Engineering기초전자회로실험Verilog Basic, FPGA / Shift register - FPGA자료는 실제 실험을 바탕으로

  리포트 | 3페이지 | 1,000원 | 등록일 2019.03.25 | 수정일 2019.04.01

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  Verilog HDL 문법 자료 (A+받은 자료 입니다)

  HDL 구문을 위해 미리 지정된 문자열을 지정어라고 한다 • Verilog HDL은 대문자와 소문자를 구분한다 • 사용자는 지정어를 식별어로 사용하면 안 된다Verilog 어휘 요소와 ... Circuit Verilog HDL는 HiLo와 C언어의 특징을 기반으로 개발되었다. ... Verilog HDLHDL : Hardware Description Language VHDL: VHSIC HDL VHSIC: Very High Speed IC IC : intergrated

  리포트 | 34페이지 | 3,000원 | 등록일 2015.06.22 | 수정일 2015.06.23

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  디지털논리회로실험(Verilog HDL) - 데이터 오류 정정 및 검출, 블랙잭, 계산기

  .데이터 오류 검출 및 정정◦ Parity Bit데이터에 패리티 비트를 붙여서 1의 전체 개수가 짝수 혹은 홀수가 되도록 한다.-> 짝수 패리티 사용◦ 1bit 오류 검출 및 정정 시연Key0를 누르면 시작Key1을 누르면 sw중 랜덤으로 1비트 에러가 발생Key2을 ..

  리포트 | 39페이지 | 3,000원 | 등록일 2019.08.29

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  인하대학교 디지털시스템설계 (verilog) 32bit ALU 설계

  1. 과제목적1. generate 구문의 사용법을 익힌다.2. ALU의 구조와 동작방식에 대해 알아본다.3. Hierarchical 구조 모델링을 익힌다8. 고찰처음 최상위 모듈을 작성할 때 Set값을 wire로 선언하지 않고 시뮬레이션을 실시하였다. 코드상 에러는 발..

  리포트 | 12페이지 | 2,000원 | 등록일 2017.01.06 | 수정일 2018.03.24

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  [디지털시스템실험(Verilog)] Verilog 기본 실습 예비보고서

  Verilog로 구현하고 모듈화하여, 32-bit adder를 시뮬레이션해본다.실험준비물ModelSim(HDL Simulator)기본지식① Verilog HDL(Verilog Hardware ... 디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 예비 보고서학부 : 학번 / 이름 :실험조 : 실험일 :실험제목Verilog실험목표① Verilog ... Description Language)하드웨어 기술 언어로서 하드웨어를 설계하고 검증하는 데 사용된다.Verilog HDL(이하 Verilog)의 장점은 디버깅과 유동적 변형이 쉽다는

  리포트 | 2페이지 | 1,000원 | 등록일 2011.10.05

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  [기초전자회로실험2] "Verilog Basic, FPGA / Shift register - FPGA" 예비보고서

  실험제목① Verilog Basic, FPGA② Shift register - FPGA2. ... 발열 및 사이즈 문제가 심각함- module모듈(module)은 Verilog HDL에서 시스템을 표현하는 기본 구성요소입니다. ... 1Preliminary report Electronic Engineering기초전자회로실험Verilog Basic, FPGA / Shift register - FPGA자료는 실제 실험을

  리포트 | 8페이지 | 1,500원 | 등록일 2019.03.25 | 수정일 2019.03.29

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  [디지털 설계 언어] [쿼터스 / Verilog 언어] binary multiplier

  1. binary multiplier ❍ 코드 ➪ 위의 코드는 지금 5-bit binary multiplier로 사용되는 코드이지만, 사용자가 원한다면 코드에서 parameter 선언 되어있는 dp_width의 값(bit수)을 변경해준다면 n-bit 곱셈기처럼 사용할 ..

  리포트 | 2페이지 | 1,000원 | 등록일 2014.08.11 | 수정일 2016.06.13

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  UART-직렬 통신 _Verilog

  1. 송신부 Code`timescale 1 ns / 1 psmodule Uart_trans (TxD, Txrdy, wr, din, clk1);input wr,clk1;reg Tsign, TxD, TxClk, Txrdy, inc;output TxD,Txrdy;input[..

  리포트 | 8페이지 | 1,500원 | 등록일 2011.05.23

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  verilog - 생성문을 이용한 ALU 구현

  ▶ 기본 지식? 1비트 ALU (모듈명 : ALU1bit) 를 먼저 코딩한 후 그 1비트 ALU를 하위모듈로 불러와 generate 문을 이용하여 16비트의 ALU (모듈명 : ALU16bit_generate) 로 코딩? 1비트 ALU 의 회로도? 16비트 ALU 의 ..

  리포트 | 4페이지 | 1,500원 | 등록일 2013.06.23

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