"verilog" 검색결과 21-40 / 1,551건

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  Verilog Basic, FPGA, 시프트 레지스터 카운터 예비레포트

  관련 이론1) Verilog Basic, FPGA- Verilog의 구조(1) 시작부분 module의 선언module은 Verilog에서 기본 설계 단위이며 이를 통해 다른 모듈을 ... Verilog Basic, FPGA시프트 레지스터 카운터예비레포트1. 실험 제목1) Verilog Basic, FPGA2) 시프트 레지스터 카운터2. ... 사용.수 표현:’: 8’hFB: b - 2진수, d - 10진수, h - 16진수음수는 2’complememt 사용언더바(_): 가독성을 좋게 함. (2’b1100_0101)- Verilog

  리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06

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  Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

  Verilog 언어를 이용한 Sequential Logic 설계결과레포트1. 실험 제목1) Verilog 언어를 이용한 Sequential Logic 설계2. ... 고찰이번 실험은 Verilog HDL을 이용하여 SR Latch, D Flip-Flop, T Flip-Flop을 설계하고 시뮬레이션 결과를 확인하였다.

  리포트 | 3페이지 | 1,000원 | 등록일 2022.11.06

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  Verilog 언어를 이용한 Sequential Logic 설계 예비레포트

  Verilog 언어를 이용한 Sequential Logic 설계예비레포트1. 실험 제목1) Verilog 언어를 이용한 Sequential Logic 설계2.

  리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06

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  Verilog를 이용한 고성능의 16비트 adder를 설계

  결과분석Verilog HDL waveform은 다음과 같다. ... 설계목적Verilog HDL을 이용하여 고성능의 16비트 adder를 설계한다.2. ... 발생하는 지연시간은 연산 path에 따라 다소 길어질 수 있으나 logic level이 절반으로 줄어들어 연산 path에 따라 유동적이긴 하나 지연시간을 감소시킬 수 있었다.실제로 Verilog

  리포트 | 3페이지 | 1,500원 | 등록일 2020.04.15

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  디지털 시스템 설계 및 실습 디멀티플렉서 설계 verilog

  이것은 Verilog나 BHDL이 합성되는 과정에서 그 전의 값을 유지하기 위해 래치를 포함시키기 때문이다. ... 따라서 이번 실습에서는 디멀티플렉서의 동작을 이해하고, Verilog 또한 VHDL이 회로로 합성되는 과정을 이해한다.2. ... 디멀티플렉서의 Verilog 코드1) DMux.v : case 문 사용module DMux(i, S, y0, y1, y2, y3);input i;input [1:0] S;output

  리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02

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  인하대 컴퓨터구조론 과제3 mips multicycle verilog

  컴퓨터 구조론 과제Verilog를 사용한 MIPS의 Multicycle 구현⑴ Vivado를 이용하여 MIPS의 Multicycle 모델이 어떻게 수행되는지 분석1. ... 두번째 beq 다음에 수행 되도록 코딩 되었던 sw 명령어는 수행되지 않는다.⑶고찰Verilog를 사용하여 설계된 Multicycle MIPS를 Vivado로 확인하는 과제를 수행하였다

  리포트 | 8페이지 | 2,000원 | 등록일 2021.04.01

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  디지털 시스템 설계 및 실습 업다운 카운터 설계 verilog

  1. 실습목적동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다. 일상생활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수로 표현하는 BCD 카운터를 설계한다. BCD카운터는 0에서 9까지 카운트 하므로 앞에서 설계한 UP-Down 카운터와 마..

  리포트 | 4페이지 | 1,000원 | 등록일 2021.03.24

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  디지털 시스템 설계 및 실습 인코더 설계 verilog

  우선순위 인코더의 Verilog 코드1) Encoder.vmodule Encoder(d,X,V);input [7:0] d;output V;output[2:0] X;reg V;reg

  리포트 | 4페이지 | 1,000원 | 등록일 2020.11.02

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  [디지털회로 실험] verilog 4비트 계산기 설계

  쿼터스, 모델심사용하였고 사용언어는 베릴로그 입니다.mux, 가산기, decoder, rom, ALU 등 따로 설계하여 합치는 방식으로 설계해서 각각의 회로에 대해서도 자세히 확인할수 있습니다.각각 회로들에 대해서 쿼터스설계(회로구조), 베릴로그 파일, 테스트벤치파일로..

  리포트 | 3,000원 | 등록일 2020.09.07 | 수정일 2023.03.12

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  FPGA 실습 보고서 (Digital Systems Design Using Verilog)

  고찰Verilog를 사용한 디지털 논리회로의 작성은 c언어와 유사한 형식으로 작성된다. c언어에서는 변수 선언을 통해 함수의 입력 값을 결정한다면 verilog에서는 input ... Verilog의 편리한 점은 회로를 시각적으로 확인할 수 있고 testbench를 통하여 실제 입력값들을 디지털회로에 입력시켜보고 출력값을 확인할 수 있다는 점이다.

  리포트 | 15페이지 | 2,000원 | 등록일 2020.03.12 | 수정일 2020.03.14

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  순차검출기와 32x8 sram verilog 설계

  다양한 조건을 가진 순차회로를 설계함으로써 순차논리회로의 설계 과정을 깊이 이해한다.Verilog설계- 순차 검출기의 상태도- Verilog 코드 기술SD.vmodule SD(stepCLK

  리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

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  디지털 시스템 설계 및 실습 패리티검사기 설계 verilog

  1. 실습목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. 수신측에서는 송신 측에서 전송한 데이터에 대해 데이터에 포함된 ‘1’의 개수를 카운트하여 오류가 발생했는지 판단한다. 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 ..

  리포트 | 3페이지 | 1,500원 | 등록일 2020.11.02

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  디지털 시스템 설계 및 실습 리플가산기 설계 verilog

  1. 실습목적Carry look ahead 가산기는 캐리의 전파 지연을 없앰으로써 리플 가산기보다 덧셈 결과가 빨리 나올 수 있게 한다. 이번 실습에서는 전파 지연이 없는 carry look ahead 가산기를 설계해 덧셈 결과가 출력되는 지연시간을 리플 가산기와 비교..

  리포트 | 3페이지 | 1,000원 | 등록일 2021.03.24

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  디지털 시스템 설계 및 실습 클럭 분주회로 설계 verilog

  1. 실습목적많은 디지털 회로에서 클럭을 분주하여 사용한다. 클럭을 분주하는 방법은 다양하지만, 이번 실슴에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건에 의해 상태가 전이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를 배운다.2. 코드1) m..

  리포트 | 4페이지 | 2,500원 | 등록일 2021.03.24

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  Verilog를 사용한 설계과제(4bit CLA 모듈, State table)

  이렇게 주어진 Mealy machine을 Verilog언어로 설계하였다.HW 3설계 코드와 주석테스트벤치 코드시뮬레이션 결과고찰HW 3은 Moore machine으로 설계하였다.

  리포트 | 14페이지 | 1,000원 | 등록일 2020.04.03

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  인하대 전자과 디지털논리회로 2019 verilog과제

  Design 11. 코드의 빈칸 안에 알맞은 신호를 넣어 Fulladder 모듈을 완성하고 이를 검증하기 위한 테스트벤치 모듈을 작성. 시뮬레이션 결과를 분석하시오. 2. 코드의 빈칸 안에 알맞은 신호를 넣어 4비트 Fulladder 모듈을 완성하고 이를 검증하기 위한..

  리포트 | 5페이지 | 5,000원 | 등록일 2020.07.08

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  디지털 시스템 설계 및 실습 n비트 가감산기 설계 verilog

  1. 실습목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다. 일상생활에서는 10진수를 사용하지만 디지털 연산은 2진수를 기반으로 하므로, 디지털 연산에 의한 결과는 10진수로 변환되어야 한다. 이 실습에서는 BCD로 입력되는 두 수를 더한 2..

  리포트 | 4페이지 | 1,000원 | 등록일 2020.11.02

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  디지털 시스템 설계 및 실습 크기비교기 설계 verilog

  2. 비교기 이론 내용 기술 2bit 비교기를 사용하여 4bit인 두 수 a, b를 입력값으로 주게 되면 이를 2bit씩 쪼개어 두 개의 2bit 비교기 회로에서 비교한다. 첫 번째 2bit 비교기에서 이에 따른 값으로 a>b 이면 Gt_O = 1, a=b 이면 Eq_..

  리포트 | 3페이지 | 1,000원 | 등록일 2020.11.02

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  디지털 시스템 설계 및 실습 병렬 직렬 변환회로 설계 verilog

  1. 실습목적레지스터는 데이터를 저장하기 위해 사용되는 기억장치다. 레지스터의 종류는 다양하며, 시프트 레지스터는 클럭이 입력될 때 마다 저장된 데이터를 1비트씩 이동시킨다. 따라서 병렬 입력을 갖는 시프트 레지스터를 이용하면, 병렬로 입력된 데이터를 매 클럭마다 1비..

  리포트 | 3페이지 | 1,000원 | 등록일 2021.03.24

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  Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 예비레포트

  Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증예비레포트1. 실험 제목1) Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증2. ... 관련 이론1) Verilog의 구조(1) 시작부분 module의 선언module은 Verilog에서 기본 설계 단위이며 이를 통해 다른 모듈을 포함하는 계층적 구성을 할 수 있다.module ... 실험 주제1) Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증- Hardware Description Language(HDL)을 이해하고 그 사용방법을 익힌다

  리포트 | 4페이지 | 1,000원 | 등록일 2022.08.26 | 수정일 2022.08.29

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