"verilog 자판기" 검색결과 41-57 / 57건

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  디지털논리 VerilogHDL Project 결과보고서

  1. clk카운트module clock_sec(clk, rst, real_A, enable_10sec); input clk, rst; output [16:0] real_A; output enable_10sec; reg [16:0] real_A; reg enabl..

  리포트 | 10페이지 | 3,000원 | 등록일 2010.06.29

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  전자전기컴퓨터설계실험2(전전설2)7주차예비

  State machine은 우리 일상속에서도 많이 사용되는 회로로 관련 제품들(자판기 등)에 대ne ... 실험의 목적(Purpose of this Lab)Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.2

  리포트 | 17페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10

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  디지털 설계 회로도 (D플립플롭레지스터,8비트계산기,JK플립플롭을이용한카운터,무어상태그래프,반전피드백쉬프트레지스터,쉬프트레지스터,자판기LED,직렬덧셈기,카운터SEVENLED)

  리포트 | 2,000원 | 등록일 2014.12.23

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  [디지털시스템][회로설계]자판기, vending mechine 회로설계 및 검증

  자판기는 잔돈 반납 가능하다. ... IN_1은 자판기에 넣는 동전.5. IN_2은 반환 버튼.6. VALUE은 반환 동전.7. OUT은 커피.8. Moore 방식. ... .■ Vending Machine의 기본 기능커피를 파는 자판기를 설계한다. 커피 한 개의 가격은 150원이다. 동전은 50원과 100원짜리 동전만 사용한다.

  리포트 | 2페이지 | 13,000원 | 등록일 2010.01.13

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  베릴로그를 이용한 FSM(Finite State Machine) 및 자판기 설계

  논리회로실험FSM(Finite State Machine)및 자판기 제어기 설계1. ... 결과 토의 사항1) 초콜렛 자판기 제어기를 최적화하여 구현하시오.우선 State Reduction을 시도해보았으나 아쉽게도 중복되는 State가 없어서 Reduction이 되지 않았다 ... 하지만 이 과정을 거치게 되면 State의 의미가 잘 이해되지 않아서 바꿔보지는 않았다.2) 200원이 자판기에 넣어졌을 때 돈을 되돌려 받을 수 있도록 설계하시오.

  리포트 | 14페이지 | 3,000원 | 등록일 2005.03.30

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  [verilog]Mealy FSM 및 Moore FSM 설계

  reg [2:0] state, next;//State Register (상태 레지스터 블록) always @(posedge clk or posedge start) begin if(start==1) state

  리포트 | 7페이지 | 3,000원 | 등록일 2012.04.30 | 수정일 2021.05.07

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  [verilog]8비트 가감산기 설계

  5. 회로를 요구사항에 맞춰서 설계하기①모드 설정을 위해서 위와 같은 방법을 사용하여 설계하였습니다.②OverFlow는 MSB가 다른 경우에는 발생하지 않으며 MSB가 다른 경우 중 캐리 아웃과 그 전 캐리 값이 다른 경우에 발생하게 됩니다.따라서 assign over..

  리포트 | 5페이지 | 3,000원 | 등록일 2012.04.30 | 수정일 2021.05.07

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  [프로세서 설계] 신호등 설계 verilog HDL 을 이용하 설계

  Verilog Code ⅱ . Simulation result analysis ⅲ . ⅳ. ⅰ . 보완사항 ⅱ. ... 하지만 스펙설정하고 신호딩코딩 , 진리표를 다완성했으므로 , verilog 코딩을 좀더 숙지하여 코딩되면 짤수있을꺼 같다 . ... Processor design - Design through Verilog HDL (traffic control system )- 과목 : 프로세서 설계 담당교 수 : 이용환 교수님

  리포트 | 33페이지 | 3,000원 | 등록일 2009.12.22

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  논리회로설계실험 프로젝트 - vhdl을 이용한 ATM기 설계

  서비스를 제공하는 ATM기를 설계해아 한다. ... ATM기의 기능(입금, 출금, 송금, 계좌조회 등)을 수행하는데 필요한 소스 코드를 구성해야 한다. ... ATM기 설계(Final-term Team Project)1. Purpose학기 수업 중 배웠던 VHDL의 이론을 바탕으로 프로그램을 구현한다.

  리포트 | 20페이지 | 3,000원 | 등록일 2009.06.24

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  Verilog 및 Quartus II를 이용한 논리회로 설계 실습 6-예비,결과 보고서

  설계된 곱셈기를 살펴보면 첫 번째와 두 번째 74194 IC는 register_A의 역할을 한다. 2개의 74194를 사용해서 8bit register를 구성했으며, 입력된 A, ... 값을 조절하여 원하는 입력 패턴을 sequence detector에 입력할 수 있다.아래의 회로를 구성하여 입력을 넣어주면 위의 회로의 X입력부분에 출력을 연결해주면 된다.입력선택기가 ... 함수발생기로 입력X를 5Hz Clock을 10Hz로 입력 신호의 주파수를 인가해 주었더니 output을 검출하는 LED에서 올바른 출력 결과가 나왔다.Moore machine sequence

  리포트 | 13페이지 | 1,000원 | 등록일 2009.01.25

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  자판기설계

  자판기설계서론학교주변이나 우리가 생활하는 주변에서 찾아볼 수 있는 자판기를 만드는 회로를winbreadboard로 구현하여 동전을 투입하여 결과 내용물과 거스름돈을 얻는 것이 목적이라 ... 현 시대에는 자판기에 라면과 아이스크림 심지어 생필품까지 밴딩머신이 편의점의 이점을 살려 제작된 것들을 볼 수 있다. 또 한 신용카드로 지불하는 자판기도 등장하고 있다. ... 이런 첨단의 자판기 앞에서 이 실습은 작게만 볼 수도 있지만 가장 기초원리를 이해하게 된 실습이었던 것 같다.현재 자판기는 돈을 입력후 하나하나 버튼을 눌러야 가능하다.

  리포트 | 8페이지 | 2,500원 | 등록일 2007.06.07

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  디지털 논리 게이트를 이용한 자판기 설계 제안서

  하는 자판기 회로는 사용가능한 동전은 50원 100원 이 두가지라고 가정한다. ... 설계 개요1) 목적수업 시간에 배운 논리 게이트들을 이용하여 간단한 논리 회로를 구현해 보고 그에 따른 논리게이트들의 역할들과 자판기의 원리에 대하여 알아보기로 한다.2) 기능설계하고자

  리포트 | 4페이지 | 1,000원 | 등록일 2009.04.07

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  베릴로그 카운터 및 FSM을 이용한 프로젝트 ( 콜라 자판기 )

  각각의 상태에서 입력값에 따라 출력값을 가지며 S15 상태에는 무조건 출력이 된다.Verilog는 키워드 parameter로 모듈 내에서 상수를 정의할 수 있다.

  리포트 | 3페이지 | 5,000원 | 등록일 2007.09.13

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  VHDL설계 QUARTUS2, altera, HBE-COMBO2이용한 piezo멜로디 설계(핀설정 완벽)

  VHDL설계 QUARTUS2, altera, HBE-COMBO2이용한 piezo멜로디 설계(핀설정 완벽)

  리포트 | 5,000원 | 등록일 2008.12.22

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  [논리회로]자판기 구현

  Project커피 재료 조절 자판기 (“ 내 커피는 내 맘대로”)Team MembersSystem DiagramVending Machine controllerEND swCoin 100 ... Finite State Machine Design - A Vending Machine [인터비전]디지털 시스템 [미래컴] VHDL 을 이용한 디지털 설계결론 및 후기우리가 손쉽게 사용하는 자판기에도

  리포트 | 19페이지 | 3,500원 | 등록일 2005.04.18 | 수정일 2017.10.24

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  [디지털설계] VHDL로 구현한 vending Machine(자동판매기)

  우리가 사용하는 자판기를 VHDL로도 구현할 수 있을 것이라 고 생각하고 이와 같이 주제로 선정하게 되었다.○ 추가된 IDEA: 인터넷와 참고서에 나타나 있는 소스들에는 기본적인 자판기의 ... 결국 조원과 상의 끝에 우리가 흔히 이용하고 있는 자판기 설계에 도전하기로 했 다. ... 그래서 우리 조는 이러한 소스를 기본 base로 이해하고 좀더 실생 활에서 사용하는 자판기와 흡사한 동작과 모양을 첨부하게 되었다. 크게 두가지의 idea가 추가 되었다.

  리포트 | 26페이지 | 3,000원 | 등록일 2003.12.12

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  [VHDL] VHDL 자판기 설계

  본문은 없고 자판기 설계한 소스 입니다.기능은 10원 50원 100원 500원 입력 그리고 150원 200원 차 판매 반환버튼 으로 인한 각 동전별 순차적 반환 반환시 동전이 반환

  리포트 | 50페이지 | 10,000원 | 등록일 2003.06.28

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