"verilog 자판기" 검색결과 21-40 / 57건

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  [지방대.합격] 삼성전자인턴 메모리사업부 회로설계 최종합격 자기소개서

  또한, 논리회로설계 수업에서 FSM과 VHDL을 이용해 자판기를 설계했습니다. VHDL뿐만 아니라 Verilog를 배우고자 인터넷 강의로 독학했습니다. ... 이후 SoC 설계 및 프로그래밍 수업을 수강하며 C언어와 Verilog로 Zynq 기반의 두더지 잡기 게임을 설계했습니다.

  자기소개서 | 3페이지 | 5,000원 | 등록일 2023.05.05

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  [지방대/최종합격] 삼성전자 메모리사업부 회로설계 자기소개서

  또한, 논리회로설계 수업에서 FSM과 VHDL을 이용해 자판기를 설계했습니다. ... VHDL뿐만 아니라 Verilog를 배우고자 인터넷 강의로 독학했으며, 이를 기반으로 SoC 설계 및 프로그래밍 수업에서 C언어, Verilog로 Zynq 기반의 두더지 잡기 게임을

  자기소개서 | 3페이지 | 4,500원 | 등록일 2023.05.05

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  ModelSim - Vending machine

  이번 기말 프로젝트에서 처음에는 팀원 모두가 야구 팬이라서 야구 카운터 설계를 주제로 잡았다가, 생각보다 많은 상태 때문에 자판기 설계로 주제를 바꾸게 되었다. ... 평소 자주 사용하던 자판기의 원리를 궁금하던 차에 직접 구현해 보기로 하였다.변수INPUTclk클락nRESET초기값을 s0=4’h0로 설정하기 위한 변수choice음료수를 선택(1) ... 하거나 선택하지 않음(0)coin동전을 넣은 금액 -> 0원, 50원, 100원OUTPUTdrink자판기에서 음료수가 나온 경우(1)이거나 나오지 않은 경우(0)change음료수를

  리포트 | 13페이지 | 1,000원 | 등록일 2018.01.29

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  자판기설계원리 모듈별 코드분석.

  테스 트 테스트 값 Coin : 1000 상품 : 100 상품 개수 : 2 개 잔돈 반환 .자판기 test bench자판기 (simulation) 1 . ... Booth 곱셈기 알고리즘을 이용하여 구현 자판기 설계에서 12bit 의 물건 가격과 4bit 의 물건 수량을 입력 받아 두 데이터의 곱인 총 물건 금액을 12bit 로 출력하는데 ... 자판기 설계에서 반환해야 할 금액을 12bit 로 입력 받아 반환 시에 필요한 1000, 500, 100, 50 원의 개수를 센다 .

  리포트 | 37페이지 | 1,500원 | 등록일 2015.11.26

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  FINAL Project booth multiplier 와 carry Look ahead adder를 이용한 자판기 설계

  FINAL Projectbooth multiplier 와 carry Look ahead adder를 이용한 자판기 설계1. ... 프로젝트 소개(1) 프로젝트 목표수업시간을 통해 배운 카운터, 가산기, 감산기, Multiplier,와 Sequential 로직을 통합적으로 이용하여 verilog 설계를 해보는데 ... 이에 같은 기능이지만 다른 구조를 갖는 adder, multiplier를 구현 후 비교해보고 나아가 이들을 이용한 실용적인 작품을 만들고자 자판기를 선택하게 되었습니다.(3) 구현내용4종류의

  리포트 | 22페이지 | 5,000원 | 등록일 2018.04.04

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  소다 자판기

  리포트 | 3,000원 | 등록일 2014.03.20 | 수정일 2014.12.29

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  vending machine(자판기)

  보고서 형식의 한글 파일과 ppt파일 그리고 프로그램 소스가 함께 포함되어있습니다.quartus를 이용하여 verilog HDL code로 작성한 vending machine(자판기 ... )입니다.실제 자판기와 유사하게 작동되도록 구현했습니다. ... FSM을 이용하여 설계했습니다.코드를 작성할 때, 그 어떤 인터넷 사이트나 책을 참고하지 않고 처음부터 끝까지 직접 타이핑했습니다.자판기의 특성상, 사용자의 조작에 의해 자판기가 작동되어야

  리포트 | 13페이지 | 3,500원 | 등록일 2014.06.28 | 수정일 2014.07.03

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  FSM의 개념을 이용한 베릴로그 자판기 설계

  1. INPUTCLK : clocknRESET : 상태 s0 으로 초기화[1:0]Coin : 동전 / parameter [1:0] Coin0 = 2'b00 : 0원 Co..

  리포트 | 20페이지 | 3,000원 | 등록일 2013.09.05

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  실험2 제09주 Lab07 Pre FSM

  자판기를 Programming한다.④ 실제로 장비를 구동시켜본 후, Prelab 결과인 Functional Simulation & Timing Simulation과 일치하는지 확인한다 ... Simulation & Timing Simulation과 일치하는지 확인한다.3) Procedure of Lab 3① Logic Circuit(Diagram)과 Truth table을 바탕으로 자판기의 ... Verilog Code 2 >< 4-bit Up Counter를 Logic circuit에 따라 Behavioral Modeling으로 Verilog Code를 작성하여 설계하고

  리포트 | 9페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.14

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  [전기전자기초실험] FSM 설계 실험 예비보고서

  endstate3 :beginstate=state3;out=0;endstate4 :beginstate=state0;out=0;endendcaseendendendmodule② 초콜렛 자판기 ... 제어기 verilog HDL을 이용하여 구현module chocolate (clk, in, out, state);input clk;input[1:0]in;output out;output ... 학 과학 년학 번분 반실험조성 명전기전자공학2학년전기전자공학2학년① 상태천이표와 상태도 verilog HDL을 이용하여 구현module fsm_state (clk, in, out,

  리포트 | 5페이지 | 1,000원 | 등록일 2009.07.29

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  전전컴설계실험2-9주차결과

  자판기동작회로를 Synthesize - XST Compile 과정을 거쳐 Compile한다3. 자판기동작회로의 I/O PIN을 설정4. Implement Design을 실행5. ... 마지막으로 Lab 3에서는 기본적인 자판기 회로를 설계하였다. ... 그리고 거스름돈을 Output으로 설정하여 자판기를 설계하였다.

  리포트 | 18페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

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  [논리회로설계실험]커피자판기설계

  커피자판기(FSM 설계)1. 실험 내용1) 다음 상태도와 동작에 따라 커피자판기를 설계하시오.① 상태도② 동작 설명? 전원이 인가되고 Recet이 되면 "00"상태로 존재?

  리포트 | 5페이지 | 1,500원 | 등록일 2015.07.07

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  베릴로그 자판기 설계 프로젝트

  있는 돈의 100단위 값을 7segment 로 표시a10,b10~~g10현재 자판기에 있는 돈의 1000단위 값을 7segment 로 표시INNER PORTadd1register100을 ... 배출actrefund1100원 짜리 반환actrefund5500원 짜리 반환S_Out14bit 짜리 멀티비트로 7segment 2개와 이어지며, 현재 금액을 표시한다.a1,b1~~g1현재 자판기에 ... 1111110100000000011111110011000020000000010111111011011013000000010011111101111001400000010001111110011001150000010000111111010110116000001000111111101011111700000100101111110111001080000010100111111011111119000001100011111101110011100000100000011000011111101100001000010110000011000012000010001001100001101101130000100100011000011110011400001010000110000011001115000100000001100001011011160001000001011000010111111700010000100110000111001018000100010001100001111111190001001000011000011100112000100000001101101111111021001000000111011010110000220010000010110110111011012300100001001101101111100124001000100011011010110011C. verilog

  리포트 | 42페이지 | 3,000원 | 등록일 2009.08.09

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  실험2 제09주 Lab07 Post FSM

  마지막으로 Lab 3에서는 기본적인 자판기 회로를 설계하였다. Moore Machine으로 표현된 State Diagram을 이용하여 코드를 설계하였다. ... 그리고 거스름돈을 Ouput으로 설정하여 자판기를 설계하였다. 또 return키를 이용하여 동전을 반환시키는 asynchronous setting을 이용하였다.4. ... Code 1 >< Moore Machine Verilog Code 2 >< Moore Machine Verilog Code 3 >< Pin Number >< Verilog TextFicture

  리포트 | 15페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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  Vending Machine 설계 과제

  시뮬레이션은 모든 Case를 다해본 것이 아니라 대표적인 Case들 만을 지정하여 설계한 Vending Machine이 예상했던 바에 따라 동작하는 것을 확인해 볼 수 있었다. 먼저 거스름돈이 없는 경우와 거스름돈이 있는 경우, 음료수를 선택함에 있어 고민을 한 경우와..

  리포트 | 12페이지 | 2,500원 | 등록일 2009.09.01

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  실험5. Decoder & Encoder 예비보고서

  바로 위에서 알아본 것 과 같은 4x2 Encoder를 예로 들어보자. 4개의 커피를 선택할 수 있는 자판기가 있다고 가정해보자. ... 이 때 사용자가 네 개의 버튼 중 임의의 버튼을 하나 눌렀다고 하였을 때 즉시 2진수로 변환하여 자판기가 인식할 수 있도록 돕게 된다. ... 보통 독립형의 집적 IC회로에 쓰이고 VHDL 이나 Verilog같은 하드웨어 언어 수단으로서 복잡한 IC회로에서 합성되기도 한다.

  리포트 | 10페이지 | 1,000원 | 등록일 2017.12.07

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  논리회로 자판기설계

  설계목표- IC소자를 이용한 자판기 시스템을 설계한다.- 설계 작품은 다음과 같은 기능을 갖는다.설 계 내 용① 돈 투입 버튼 부의 100원, 500원 버튼을 통하여 원하는 금액을

  리포트 | 5페이지 | 1,500원 | 등록일 2012.08.29

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  verilog HDL을 사용한 신호등 for 교통체증 설계~!

  주파수 변경D - mode[1]의 입력이 1인 경우 key_data4의 출력 값 크기에 따라 주파수 변경E - mode[2]의 입력이 1인 경우 key_data2의 출력 값 크기에 ... 요약Button A - rstB - stop의 입력이 1인 경우 임의의 값을 7-Segment로 출력C - mode[0]의 입력이 1인 경우 key_data6의 출력 값 크기에 따라 ... 따라 주파수 변경F - mode[3]의 입력이 1인 경우 key_data0의 출력 값 크기에 따라 주파수 변경7-Segment- Button B가 stop의 입력이 1일 때 임의의

  리포트 | 3,000원 | 등록일 2015.01.01

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  밴딩머신(자판기)

  Draw a fuctional block diagramBlock Diagram2) Dwsign a Mealy-style state diagram3) Design a behavial verilog

  리포트 | 15페이지 | 1,000원 | 등록일 2010.10.09

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  VHDL을 이용한 소주,맥주 자판기 만들기

  소주, 맥주 자판기 소스 전문박 찬 봉 교 수 님 조2005200026 김경민2005200173 서주완2006200131 박정영2006200378 한효준drink.vhd-------

  리포트 | 7페이지 | 2,000원 | 등록일 2011.06.24 | 수정일 2015.07.19

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