"vhdl 계산기" 검색결과 1-20 / 125건

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  VHDL를 이용한 계산기설계

  과 목 : 논리회로설계실험과 제 명 : 계산기 설계담당교수 : 김 종 태학 과 : 전자전기공학학 년 : 3 학 년학 번 :이 름 :제 출 일 : 08. 06. 04IntroductionKIT를 ... 계산하고자 하는 16진수는 DIP switch를 이용하여 설정하게 한다.DIP_SW2. ... 사용한 4bit의 덧셈/뺄셈기를 설계한다.- 4bit(한자리수)로 표현되는 16진수 2개를 덧셈 또는 뺄셈을 LCD에 출력하게 한다.- 각 input에 따른 switch로 어떤 결과를

  리포트 | 23페이지 | 1,000원 | 등록일 2010.05.27

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  VHDL 계산기 소스코드 및 보고서

  Purpose미리 작성된 플러스와 마이너스 연산이 가능한 계산기를 작성하는데, LCD출력시에 발생할수 있는 예외 부분에 대해 처리하는것이 이번실험의 목적이고, 최종적으로 더하기 빼기가 ... Sources & Results1) VHDL source주석문은 vhdl문 내부에서 한글로 선언시 에러 및 글자 깨짐현상이 있어서 서툴지만 영어로 작성하였습니다.calculator.vhd ... -LCD모듈과 계산모듈을 통합하는 전체적인 최상위 모듈data_gen.vhd - 계산부분으 수행하는 sub 모듈LCD_test.vhd - LCD출력부분을 담당하는 모듈각각 모듈별로

  리포트 | 16페이지 | 4,000원 | 등록일 2010.07.09

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  vhdl과 fpga kit을 이용한 디지털 계산기 설계

  PurposeXilinx 소프트웨어를 이용하여 계산기의 소스코드를 작성한 후, FPGA Kit에 적용하여 실제로 계산기능을 수행하는지 여부를 확인한다.2. ... Problem Statement① Describe what is the problem.4비트 덧/뺄셈기를 설계하여 직접 임의 값을 입력하여 계산을 하여 값이 LCD에 표시하는지 확인한다 ... 계산 시 overflow는 고려하지 않는다.② Describe how do you solve the problem.Xilinx Pace 메뉴를 사용하여 주어진 pin을 매칭시키고,

  리포트 | 10페이지 | 3,000원 | 등록일 2010.01.16

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  VHDL로 작성한 계산기의 소스 파일 입니다.

  VHDL로 작성한 계산기 소스파일입니다. 4칙연산(더하기,빼기,곱하기,나누기)를 수행하여 4개의 7 segment에 출력하도록 합니다.어떤 분이 구매하시고 동작하지 않는다고 하시는데 ... --------------------------------------------------------------------------------이제 막 vhdl 시작했는데 어떻게 계산기 ... 그러고 보니 현재 계산기 모듈에 변화 없이 문제 해결이 가능하군요.

  리포트 | 30페이지 | 3,000원 | 등록일 2008.03.30 | 수정일 2021.06.28

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  [vhdl] VHDL 계산기2

  VHDL Calculating Machine1.키입력처리키입력처리1library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all

  리포트 | 5페이지 | 1,500원 | 등록일 2003.09.17

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  [디지털공학] VHDL을 이용한 계산기 설계

  계산기를 설계하면서 FPGA의 개념을 정리한다.둘째. ... HDL이전의 하드웨어 설계에서는 주로 레이아웃 편집기(layout editor)나 스키메틱 편집기(schematic editor)를 이용해 작은 블록을 설계하고 이것을 이용해 큰 블록을 ... VHDL을 이용한 CALCULATOR 설계Contents#1. Concept1. Object2. VHDL3. FPGA4.

  리포트 | 51페이지 | 6,000원 | 등록일 2004.07.14

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  BCD 가산기 설계 결과보고서

  또한 BCD의 덧셈이 9를 넘을 경우 6(0110)을 더해서 계산하는 방식도 알아보았다. ... 감산기로 동작할 경우 빼는 수의 2의 보수를 취해서 더해야 한다.Verilog, VHDL ; 가산회로는 부호를 고려하지 않아도 되지만, 감산회로는 부호를 고려해야 한다. ... 예에서 입출력 비트 수가 많아질수록 Schematic으로 설계 할 때와 Verilog 또는 VHDL로 설계할 때의 장단점을 설명하라.Schematic ; 비트 수를 고정해서 설계해야

  리포트 | 3페이지 | 2,000원 | 등록일 2021.04.16 | 수정일 2024.01.29

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  서강대학교 디지털논리회로실험 - 실험 5. Arithmetic comparator, Adder and ALU 결과 보고서

  따라서 입력의 비트수가 많은 경 우 빠른 연산을 위해서는 모든 carry를 한꺼번에 계산하는 carry-lookahead adder로 가산기를 설계하 는 것이 바람직하다. ... 실험 결과 및 예상 결과와의 비교 분석1) 3-bit arithmetic comparator 설계두 3비트 2진수 A, B의 크기를 비교하는 회로를 [그림 1]과 같이 설계하였다. ... 한편, 실험에서는 모든 입력이 0 또는 양의 2진수라 가정하였으나 음의 2 진수 에 대한 2’s complement 표현을 이용하면 가산기의 입력에 NOT gate를 추가하여 뺄셈

  리포트 | 8페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  [논리회로설계실험]VHDL을 활용한 Calculator 설계

  이전 실습에서 배웠던, LCD의 표시기능을 그대로 이용하고, 각 버튼마다 실행동작을 지정하여 계산기의 기능을 구현한다. ... 1.목적(Purpose)이번실습은, FPGA의 버튼들을 이용하여, 값을 입력하고, 덧셈과 뺄셈 연산을 하는 계산기를 만들어 보는 실습이다. ... )스위치/딥스위치원래 계산기는 키패드를 이용하여 값을 입력하지만, lab 3000에 키패드가 없기 때문에, 스위치와 딥스위치를 이용하여, 값을 나타낸다.

  리포트 | 17페이지 | 2,000원 | 등록일 2021.06.26

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  논리회로실험 비교기와 MUX, ALU 결과보고서

  비교기와 MUX, ALU1. 실험 목표VHDL의 Subprogram으로서 함수와 프로시저를 사용하여 예비보고서에서 배운 4비트 ALU를 작성한다. ... 예비보고서에서 ALU를 작성할 때에는 process내에서 바로 계산을 실행하였는데, 이번 실험에서는 계산을 Y = A+B 의 계산은 function을 사용하였다. ... 따라서 우리는 Y(4)의 값들의 계산에 A(3)과 B(3)의 값들을 계산하게 하여 오류가 발생하지 않도록 하였다.

  리포트 | 5페이지 | 1,500원 | 등록일 2021.10.01

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  디지털 논리회로의 응용 가산기/비교기/멀티플렉서/디멀티플렉서

  회로를 구성해서 얻은 진리표는 이진법의 계산으로 얻을 수 있는 진리표와 같게 나왔다. 이 실험에서 NAND를 사용하였다. ... en.wikipedia.org/wiki/Adder_(electronics)Stephen Brown, Zvonko Vranesic/Fundamentals of Digital Logic with VHDL ... 디지털 논리회로의 응용 – 가산기/비교기/멀티플렉서/디멀티플렉서실험 목표반가산기와 전가산기의 원리를 이해한다.비교기의 원리를 이해하고 이를 응용한 회로를 구성할 수 있다.멀티플렉서의

  리포트 | 10페이지 | 1,000원 | 등록일 2022.03.03

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  디지털시스템설계실습 전감산기 결과보고서

  전감산기는 뺄셈을 하면서 동시에 아랫자리 빌림수와 위에서 빌린 수를 고려해야 하는 독특한 계산을 하는데 이를 VHDL로 설계해 볼 수 있어서 흥미로웠고, 설계를 논리조합을 이용해 정의하고 ... 전감산기에 대해서 복습함과 동시에 VHDL로 설계하는 여러 방법들을 배울 수 있는 시간이었다. ... Verilog 또는 VHDL로 설계한 전감산기를 컴파일 및 시뮬레이션하고, 시뮬레이션 결과를 진리표와 비교한 후 다음에 나타내라.연습문제2.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.04.16

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  서강대학교 디지털논리회로실험 - 실험 8. Multiplier Design 결과 보고서

  구 교재의 shift-add 곱셈기 방식을 살짝 변형한 combinational 곱셈기를 이용하였다. ... 이런 단점을 보안하기 위하여 booth algorithm을 알게 되었고 연산 속도와 음수의 계산을 할 때에는 booth algorithm을 사용해야겠다는 생각을 하였다. ... (13), B = 1011(11)A X B = 10001111(143)3> A = 1011(10), B = 0101(5)A X B = 00110010(50)실험 시 임의로 4가지 계산을

  리포트 | 4페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 NAND2,NOR2.X

  과거, 패턴 발생기, 오실로스코프, 멀티미터 등을 이용한다. ... 설계 가능 논리 소자는 AND, OR, XOR, NOT, 더 복잡한 디코더나 계산기능의 조합 기능같은 기본적인 논리 게이트의 기능을 복제하여 프로그래밍을 할 수 있다. ... 다양한 HDL이 존재하지만, verilog hdl 과 VHDL이 FPGA과 함께 널리 쓰인다.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.06.20

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  [인하대 전자기초디지털논리설계]VHDL을 이용한 4bit Full Adder 설계

  실습 제목ModelSim을 이용한 VHDL 실습 과제2. ... 코드의 결과 창을 보면 통상 사람이 덧셈을 수행하는 방식과 같이 최하위 비트의 입력으로부터 출력 캐리가 구해지고, 하위 비트의 캐리가 다음 상위 비트 연산에 영향을 주어 연속적으로 계산되는 ... 다음 1bit full adder 4개를 연결하여 4bit full adder를 설계하였다.1) 1bit Full Adder의 원리: 1 bit full adder(1 비트 전가산기)

  리포트 | 4페이지 | 1,500원 | 등록일 2022.03.14

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  논리회로설계 실험 기본게이트 설계

  FPGA에서 프로그래머블 논리 요소는 AND, OR, XOR, NOT, 더 복잡한 디코더나 계산 기능의 조합 기능 같은 기본적인 논리 게이트의 기능을 복제하여 프로그래밍 할 수 있다 ... VHDL의 병행문을 사용하여 주로 표현하며 표현상의 모든 문장들이 순차적으로 동작하는 것이 아니라 항상 동작하게 한다. ... 또한 어떤 영역이나 구조에 따라 제공된 거대 병렬 알고리즘에 특히 유용하여 암호 체계에 대한 무차별 대입 공격 (brute force attack) 암호해독기에도 사용되고 있다.(3

  리포트 | 6페이지 | 1,500원 | 등록일 2021.10.01

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  Full adder VHDL 실습보고서(전가산기)

  1.목적(Purpose)이번실습에서는 4 bit Full adder(4비트 전가산기)와 Subtractor(감산기)를 직접 VHDL코딩을 통해 구현하는 실습이다. ... 이렇게 하면, 0은 +0인 한 개만 나오게 되고, 음수와 양수의 덧셈도 계산이 가능해진다. ... Full adder는 x와 y와 ci의 xor연산을 통해 계산되고, 이것은 2진수 덧셈연산과 동일하다.

  리포트 | 11페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

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  LS일렉트릭 HWP(PLC,HMI)직무 합격자소서

  설계 프로젝트의 주요 목표는 FPGA Kit와 VHDL을 사용한 정수 계산기 설계였습니다.다른 팀과의 차별성을 위해 승수 및 팩토리얼 계산 등의 추가 기능을 구상하였지만 이를 모두 ... 마침내 목표로 했던 설계 프로젝트 1등이라는 값진 성과를 얻어내며 직면한 문제에 끈기 있게 도전하면 원하는 성과를 얻어낼 수 있다는 점을 다시 한 번 느낄 수 있었습니다. ... (최소 200자, 최대 700자 입력가능)[도전정신으로 연산용량의 한계를 극복하다]저는 목표로 하는 분야에서의 발전을 위해서라면 포기하지 않고 끈기있게 파고드는 '도전정신'을 미덕으로

  자기소개서 | 3페이지 | 3,000원 | 등록일 2023.09.23

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  논리회로설계실험 라인트레이서 레포트

  양쪽 모터 차동 속도 제어기모터 속도는 앞서 계산한 값을 이용하면 직진일 때, 250hz, 우회전일 때 오른쪽 모터 198hz, 왼쪽 모터 302hz, 좌회전일 때는 두 모터 헤르츠가 ... 설계 배경 및 목표1) 설계 배경지금까지 여러 VHDL표현 방식에 대해서 배우고 그에 따른 여러 조합회로와 순차회로를 설계하였다. ... 아래는 양쪽 모터 차동 속도 제어기를 설계한 코드이다.3.

  리포트 | 15페이지 | 7,000원 | 등록일 2021.10.09

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  도쿄일렉트론코리아(TEL) 자소서

  VHDL과 FPGA를 이용하여 사칙연산 계산기를 제작한 적이 있습니다. ... 따라서 반도체의 기본지식을 바탕으로 데이터 분석능력과 소통능력, 포기하지 않는 끈기 등이 요구됩니다. ... 양자 암호 관련 실험에서 나온 데이터들을 통신 거리와 신호 크기 등의 변수들을 통해 나타나는 오류들을 파악했습니다.

  자기소개서 | 2페이지 | 3,000원 | 등록일 2022.07.05

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