"verilog" 검색결과 1-20 / 1,543건

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  패리티체크 verilog 설계

  이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. ... 홀수 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고, 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를 Verilog로 설계하라.ParityCheck.vtb_ParityCheck.vmodule

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  업다운 카운터 verilog 설계

  이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해 알아본다.실습 내용실습결과Verilog설계-BCD 동기식 카운터의 상태도- BCD 가산기의 Verilog

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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  BCD가산기 verilog 설계

  이 실습에서는 BCD로 입력되는 두 수를 더한 2진 결과를 다시 BCD로 출력하기 위해 BCD로 변환하는 과정을 실습한다.실습 내용실습결과Verilog설계- BCD 가산기의 Verilog

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  한양대 Verilog HDL 1

  실험 목적Verilog HDL과 VHDL의 차이를 파악한다. ... 관련 이론Verilog 베릴로그는 IEEE 1364로 표준화된 것으로, 전자회로 및 시스템에 사용되는 하드웨어 기술 언어이다. ... 또한, Verilog HDL의 기본적인 시작 방법과 프로젝트 생성 후 값 설정하기, gate 연결하기 등과 같은 기본적인 요소를 숙지하고 추후 다양한 기능들로 원하는 회로를 구성해

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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  한양대 Verilog HDL 2

  실험 목적Verilog HDL 1 실험 시간에서 배운 기초적인 Verilog 사용법을 응용하는 시간을 가진다. ... Half Adder과 Full Adder, sequential circuit인 D Flip-Flop과 SR Flip-Flop을 Verilog 로 표현하는 실험이다.Chapter 2. ... 관련 이론Verilog HDL (Hardware Description Language)인 베릴로그는 IEEE 1364에서 표준화된 것으로, 전자회로 및 시스템에 사용되는 하드웨어 기술

  리포트 | 9페이지 | 2,000원 | 등록일 2023.03.21

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  한양대 Verilog HDL 3

  Kit가 바뀌는 Verilog를 설계하고 실행해본다.Chapter 2. ... 실험 목적Verilog 문법 중 Blocking, Non Blocking의 개념에 대해 이해한다. 7-segment decoder 을 이용해 60초 기준으로 1초마다 FPGA starter ... 관련 이론Verilog에 사용되는 Blocking과 Non-blocking 구문을 헷갈리기 쉬워서 제대로 개념 숙지를 해야 한다.Blocking (=)은 순차적 block에 열거된

  리포트 | 7페이지 | 2,000원 | 등록일 2023.03.21

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  Modesim Verilog Rising Edge Detector

  Modelsim 에서 verilog 를 이용하여 Rising Edge를 검출하는 코드입니다.Rising_Edge_Detector.v 코드와tb_Rising_Edge_Detector.v

  리포트 | 3페이지 | 5,000원 | 등록일 2022.06.04

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  베릴로그(verilog) HDL 시계 프로젝트

  프로젝트 목적Verilog를 이용하여 Alarm clock, Stopwatch 기능이 탑재되어 있는 디지털 시계를 설계한다.2.

  리포트 | 17페이지 | 3,000원 | 등록일 2022.04.15 | 수정일 2024.04.08

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  전감산기 verilog 설계

  Schematic 설계 회로를 나타내라.Verilog, VHLD설계1.전감산기를 Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.시뮬레이션 및 실행 ... 전감산기 설계 과정을 통해 조합논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. ... 또한 이 실습을 통해서는 if~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다.실습 내용실습결과논리식1.

  리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

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  크기비교기 verilog 설계

  이번 실습을 통해 Verilog의 구조적 설계 방법에 대해 배워 본다.Verilog, VHLD설계

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  클럭분주회로설계 verilog 설계

  클럭 분주회로를 verilog로 설계한 코드ClockDivider.vtb_ClockDivider.vmodule ClockDivider(clk,rst);input clk, rst;reg ... 다양하지만, 이번 실습에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건에 의해 상태가 천이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를 배운다.실습 내용실습결과Verilog

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  우선순위 인코더 verilog 설계

  설계1.우선순위 인코더를Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라. ... 00001x0011000001xx010100001xxx01110001xxxx1001001xxxxx101101xxxxxx11011xxxxxxx1111a2 = d7+d6+d5+d4a1 = d7+d6+d5’d4’d3+d5’d4’d2a0 = d7+d6’d5+d6’d4’d3+d6’d4’d2’d1Verilog

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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  7세그먼트FND디코더 verilog 설계

  00010110000200101101101300111111001401000110011501011011011601101011111701111110000810001111111910011111011A10101110111b10110011111C11001001110d11010111101E11101001111F11111000111Verilog

  리포트 | 4페이지 | 2,000원 | 등록일 2020.12.19

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  병렬-직렬 변환회로 verilog 설계

  이 실습을 통해 시프트 레지스터의 동작과 이를 응용한 설계에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. ... 병렬-직렬 변환회로를verilog로 설계한 코드spConverter.vtb_spConverter.vmodule spConverter (clk,clear, si, qout);input

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  ripple carry counter verilog 프로그래밍

  리포트 | 3페이지 | 2,500원 | 등록일 2021.12.07

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  Verilog UpDown Game 프로젝트 결과 보고서

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 프로젝트 결과보고서디지털 시스템 설계 및 실험 2019 전기전자공학부이름 :학번 :제목UP&DOWN GAME프로젝트1. 주제 및 목표① 비교 연산과 RAM을 이용하여 UP/DOWN 게임 설계한다..

  리포트 | 8페이지 | 1,500원 | 등록일 2020.04.23

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  FPGA보드, verilog를 이용한 piezo 피아노 코드

  안녕하세요. 논리설계실습 과목에서 배우는 간단한 베릴로그 코드입니다.어려운 코드를 쓴게 아닌 학부생이라면 충분히 할만한 수준으로 하였습니다.학기중 진행하는 실습에 도움이 될 수 있습니다. 안 될 수도 있습니다.instruction 파일에 간단한 설명을 적어놓았으니 확인..

  리포트 | 2,000원 | 등록일 2020.12.22 | 수정일 2021.12.13

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  Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

  Verilog 언어를 이용한 Sequential Logic 설계결과레포트1. 실험 제목1) Verilog 언어를 이용한 Sequential Logic 설계2. ... 고찰이번 실험은 Verilog HDL을 이용하여 SR Latch, D Flip-Flop, T Flip-Flop을 설계하고 시뮬레이션 결과를 확인하였다.

  리포트 | 3페이지 | 1,000원 | 등록일 2022.11.06

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  Verilog 언어를 이용한 Sequential Logic 설계 예비레포트

  Verilog 언어를 이용한 Sequential Logic 설계예비레포트1. 실험 제목1) Verilog 언어를 이용한 Sequential Logic 설계2.

  리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06

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  [논리회로 실험] 디멀티플렉서 verilog 설계

  이것은 Verilog나 VHDL이 합성되는 과정에서 그 전의 값을 유지하기 위해 래치를 포함시키기 때문이다. ... =S1’S0’Y1=S1’S0Y2=S1S0’Y3=S1S0Schematic 회로도Verilog, VHLD설계1. if~else 또는 case 형식을 사용해 두 가지 방법으로 디멀티플렉서를 ... 따라서 이번 실습에서는 디멀티플렉서의 동작을 이해하고, Verilog 또는 VHDL이 회로로 합성되는 과정을 이해한다.실습 내용실습결과논리식과Schematic설계디멀티플렉서 진리표제어변수출력S1S0Y0Y1Y2Y300I000010I001000I011000IY0

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.24

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