"Verilog 설계" 검색결과 1-20 / 1,006건

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  BCD가산기 verilog 설계

  이 실습에서는 BCD로 입력되는 두 수를 더한 2진 결과를 다시 BCD로 출력하기 위해 BCD로 변환하는 과정을 실습한다.실습 내용실습결과Verilog설계- BCD 가산기의 Verilog ... 제목BCD 가산기 설계실습 목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다.

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  업다운 카운터 verilog 설계

  이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해 알아본다.실습 내용실습결과Verilog설계-BCD 동기식 카운터의 상태도- BCD 가산기의 Verilog ... 그리고 각 상태에서 0에서 9까지의 수를 각각 출력하도록 설계한다. ... 제목동기식 BCD 카운터 설계실습 목적동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다.

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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  패리티체크 verilog 설계

  이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. ... 홀수 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고, 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를 Verilog로 설계하라.ParityCheck.vtb_ParityCheck.vmodule ... 제목패리티 검사기 설계실습 목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다.

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  클럭분주회로설계 verilog 설계

  배운다.실습 내용실습결과Verilog, VHLD설계1. ... 클럭 분주회로를 verilog로 설계한 코드ClockDivider.vtb_ClockDivider.vmodule ClockDivider(clk,rst);input clk, rst;reg ... 클럭을 분주하는 방법은 다양하지만, 이번 실습에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건에 의해 상태가 천이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  전감산기 verilog 설계

  Schematic 설계 회로를 나타내라.Verilog, VHLD설계1.전감산기를 Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.시뮬레이션 및 실행 ... 전감산기 설계 과정을 통해 조합논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. ... 또한 이 실습을 통해서는 if~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다.실습 내용실습결과논리식1.

  리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

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  우선순위 인코더 verilog 설계

  설계1.우선순위 인코더를Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라. ... 제목인코더 설계실습 목적및 배경인코더는 2^n개의 입력을 받아서 인코딩된n개의 출력을 발생시킨다. ... 00001x0011000001xx010100001xxx01110001xxxx1001001xxxxx101101xxxxxx11011xxxxxxx1111a2 = d7+d6+d5+d4a1 = d7+d6+d5’d4’d3+d5’d4’d2a0 = d7+d6’d5+d6’d4’d3+d6’d4’d2’d1Verilog

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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  7세그먼트FND디코더 verilog 설계

  제목7-세그먼트 FND 디코더 설계실습 목적하나의 7-세그먼트 FND는 한 자리의 16진수를 출력할 수 있다. ... 실습에서는 스위치 입력으로 저장된 0x0~0xF사이의 한 자리 16진수를 한 자리 7-세그먼트에 출력하고, 8비트의 슬라이드 스위치로 입력된 두 자리 16진수를 출력하기 위해 디코더를 설계한다 ... 00010110000200101101101300111111001401000110011501011011011601101011111701111110000810001111111910011111011A10101110111b10110011111C11001001110d11010111101E11101001111F11111000111Verilog

  리포트 | 4페이지 | 2,000원 | 등록일 2020.12.19

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  크기비교기 verilog 설계

  이번 실습을 통해 Verilog의 구조적 설계 방법에 대해 배워 본다.Verilog, VHLD설계 ... 제목 - 크기비교기 설계실습 목적크기 비교기 회로는 두 수 중에서 한 수가 크고, 같고, 작다는 것을 결정하는 회로이다. 이 회로는 조합논리회로이며 두 수를 비교한다.

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  디지털 시스템 설계 및 실습 디멀티플렉서 설계 verilog

  디멀티플렉서 설계1. ... 이것은 Verilog나 BHDL이 합성되는 과정에서 그 전의 값을 유지하기 위해 래치를 포함시키기 때문이다. ... 따라서 이번 실습에서는 디멀티플렉서의 동작을 이해하고, Verilog 또한 VHDL이 회로로 합성되는 과정을 이해한다.2.

  리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02

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  디지털 시스템 설계 및 실습 업다운 카운터 설계 verilog

  일상생활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수로 표현하는 BCD 카운터를 설계한다. ... BCD카운터는 0에서 9까지 카운트 하므로 앞에서 설계한 UP-Down 카운터와 마찬가지로 10개의 상태를 정의하고, 클럭의 상승 에지에서 1씩 증가하도록 한다. ... 그리고 각 상태에서 0에서 9까지의 수를 각각 출력하도록 설계한다. 이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해 알아본다.2.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.03.24

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  디지털 시스템 설계 및 실습 인코더 설계 verilog

  인코더 설계1. 실습 목적인코더는 2^n 개의 입력을 받아서 n개의 인코딩된 결과를 출력한다. ... 우선순위 인코더의 Verilog 코드1) Encoder.vmodule Encoder(d,X,V);input [7:0] d;output V;output[2:0] X;reg V;reg ... 따라서 이번 실습에서는 입력에 우선순위를 두고 우선순위가 높은 입력에 대해서만 인코딩 결과를 출력하는 우선순위 인코더를 설계한다.2.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.11.02

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  병렬-직렬 변환회로 verilog 설계

  이 실습을 통해 시프트 레지스터의 동작과 이를 응용한 설계에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. ... 병렬-직렬 변환회로를verilog로 설계한 코드spConverter.vtb_spConverter.vmodule spConverter (clk,clear, si, qout);input ... 제목병렬-직렬 변환회로 설계실습 목적레지스터는 데이터를 저장하기 위해 사용되는 기억장치다.

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  [논리회로 실험] 디멀티플렉서 verilog 설계

  =S1’S0’Y1=S1’S0Y2=S1S0’Y3=S1S0Schematic 회로도Verilog, VHLD설계1. if~else 또는 case 형식을 사용해 두 가지 방법으로 디멀티플렉서를 ... 따라서 이번 실습에서는 디멀티플렉서의 동작을 이해하고, Verilog 또는 VHDL이 회로로 합성되는 과정을 이해한다.실습 내용실습결과논리식과Schematic설계디멀티플렉서 진리표제어변수출력S1S0Y0Y1Y2Y300I000010I001000I011000IY0 ... 이것은 Verilog나 VHDL이 합성되는 과정에서 그 전의 값을 유지하기 위해 래치를 포함시키기 때문이다.

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.24

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  4비트 CLA 가산기 verilog 설계

  이용해 구조적으로 모델링하는 설계 방법을 익힌다.실습 내용실습결과Verilog, VHLD설계1. ... Carry look ahead 가산기를 verilog로 설계한 코드CLA_4bit.vtb_CLA_4bit.vmodule CLA_4bit(input [3:0] A,B ,input Cin ... 이번 실습에서는 전파 지연이 없는 Carry look ahead 가산기를 설계해 덧셈 결과가 출력되는 지연시간을 리플 가산기와 비교하고, module 및 컴포넌트를 생성한 후 이들을

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

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  Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

  Verilog 언어를 이용한 Sequential Logic 설계결과레포트1. 실험 제목1) Verilog 언어를 이용한 Sequential Logic 설계2. ... 고찰이번 실험은 Verilog HDL을 이용하여 SR Latch, D Flip-Flop, T Flip-Flop을 설계하고 시뮬레이션 결과를 확인하였다.

  리포트 | 3페이지 | 1,000원 | 등록일 2022.11.06

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  Verilog 언어를 이용한 Sequential Logic 설계 예비레포트

  Verilog 언어를 이용한 Sequential Logic 설계예비레포트1. 실험 제목1) Verilog 언어를 이용한 Sequential Logic 설계2. ... 프로세서나 기타 여러 가지 디지털 칩과 같은 특정한 집적회로를 설계하기 위해 사용된다. ... 이런 경우 HDL은 회로가 설계되고 만들어지기 전에 그 회로의 동작을 예측하는 모델을 제공한다. 두 번째는 FPGA같은 PLD를 프로그램하기 위해 사용한다.

  리포트 | 8페이지 | 1,000원 | 등록일 2022.11.06

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  디지털 시스템 설계 및 실습 패리티검사기 설계 verilog

  1. 실습목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. 수신측에서는 송신 측에서 전송한 데이터에 대해 데이터에 포함된 ‘1’의 개수를 카운트하여 오류가 발생했는지 판단한다. 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 ..

  리포트 | 3페이지 | 1,500원 | 등록일 2020.11.02

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  디지털 시스템 설계 및 실습 리플가산기 설계 verilog

  이용해 구조적으로 모델링 하는 설계방법을 익힌다.2. ... 이번 실습에서는 전파 지연이 없는 carry look ahead 가산기를 설계해 덧셈 결과가 출력되는 지연시간을 리플 가산기와 비교하고, module 및 컴포넌트를 생성한 후 이들을

  리포트 | 3페이지 | 1,000원 | 등록일 2021.03.24

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  디지털 시스템 설계 및 실습 클럭 분주회로 설계 verilog

  클럭을 분주하는 방법은 다양하지만, 이번 실슴에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건에 의해 상태가 전이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를

  리포트 | 4페이지 | 2,500원 | 등록일 2021.03.24

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  Verilog를 이용한 고성능의 16비트 adder를 설계

  마이크로프로세서 Adder 설계2000 년 0 월 00 일마이크로프로세서1. 설계목적Verilog HDL을 이용하여 고성능의 16비트 adder를 설계한다.2. ... 결과분석Verilog HDL waveform은 다음과 같다. ... 발생하는 지연시간은 연산 path에 따라 다소 길어질 수 있으나 logic level이 절반으로 줄어들어 연산 path에 따라 유동적이긴 하나 지연시간을 감소시킬 수 있었다.실제로 Verilog

  리포트 | 3페이지 | 1,500원 | 등록일 2020.04.15

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