"전전설2 2주" 검색결과 1-20 / 16,117건

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  시립대 전전설2 A+ 2주차 예비레포트

  Cin & W1;전가산기 모듈을 내부 연결을 wire로 선언하여 Data Flow Modeling으로 디자인한 모듈 full_adder_DF1전가산기 모듈을 내부 연결을 wire로 ... assign’문과 bitwise operator를 사용하여 간단한 로직에 대하여 Data Flow Modeling 설계 개념을 습득한다.Verilog HDL을 이용하여 반가산기, 전가산기 ... 기술언어인 HiLo와 C 언어의 특징을 기반으로 개발1991년 Cadence Design Systems가 Open Verilog I자인한 예시Gate Primitive를 사용하여 전가산기

  리포트 | 27페이지 | 2,000원 | 등록일 2024.09.08

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  전전설2 3주차 실험 결과레포트

  회로를 만들어서 3개 중 2개만 눌렀을 때의 LED의 상태를 보여주는 사진이다.- LED1(Cout), LED9(S)모두 작동할 때실험 전 예측했던 대로 3개의 스위치 모두 눌렀을 ... 전압이 LED에 들어오는 지의 유무와 LED의 작동여부를 숫자 1,0으로 표현하여 재정리해봤다.AND 게이트 실험)스위치1스위치2LED1 작동여부실험 1111실험 2100실험 3010실험 ... 밑에 첨부한 사진들은 실제로 AND 게이트 회로를 만들어서 모든 스위치를 눌렀을 때의 LED의 상태를 보여주는 사진이다.나.

  리포트 | 23페이지 | 1,000원 | 등록일 2021.11.30

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  시립대 전전설2 Velilog 결과리포트 2주차

  Velillog 2주차And 게이트와 HalfAdder 게이트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 지금까지는 어렵지 않은 실험이었지만 다음 주부터 내용이 어려워지니 준비를 충실히 해야겠다는 생각이 든다.6. ... 결론 및 토의토의-이번 실험은 ISE 프로그램으로 AND 게이트와 반가산기를 만들어보고 HBE 콤보에 연결시켜서 입력 값에 따라 출력 값이 제대로 나오는 지 확인해보는 시험이었다.

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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  서울시립대 전전설2 결과레포트 2주차 A+

  111 S1 C1입력 100 S1 C0입력 000 S0 C0입력 001 S1 C0입력 110 S0 C1결과 분석Combo box에 전원을 연결하면 각종 출력 장치에 불이 들어온다.2번 ... OR, 턖, AND 소자를 이용해 반가산기와 전가산기를 combinational한 논리 회로를 만들어 본다.실험 이론디지털 논리 회로의 종류: combinational, se벼두샤미 ... 논리도도 첨부하였다.전가산기의 경우는 아래와 같다.실험 결과 및 분석측정 결과Combo box 동작 확인전원 on스위치스위치 on 출력 1스위치 off 출력 0OR gate(7432

  리포트 | 5페이지 | 1,000원 | 등록일 2021.07.22

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  시립대_전전설2_Velilog_예비리포트_7주차

  Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록1 ... 실험 목적2. 배경 이론3. 실험 코드 분석4. 참고 문헌1. ... 실험 코드 분석(1) 로직 설계 및 컴파일 및 코드분석(2) 핀 설정(3) 테스트 벤치 작성 후 컴파일(4) 시뮬레이션2) 직렬입력 / 병렬출력 회로(1) 로직 설계 및 컴파일 및

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

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  시립대 전전설2 Velilog 결과리포트 6주차

  저번주에 설계했던 Converter과 어떻게 다르게 작동하는지를 비교해 보는 것도 좋을 것 같다.2. ... 이번 실험에서 주의 해야 했었던 점은 - 응용과제를 하기 전 예비 레포트를 작성하면서 입력에 clk(클럭)을 처음으로 사용해봤었는데 always문의 조건으로 clk가 상승하는 것을 ... Verilog HDL 실습 6주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록1

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 결과리포트 3주차

  따라서 output1 이 이고, output2 가 s이 되는 것이다.- 실측결과- Cout 을 1번 LED로 설정해주고 S를 2번 LED로 설정해주었다. ... 문법은 ‘xor /*gate type*/ (출력, 입력1, 입력2)’이다.- 실측결과- Cout 을 1번 LED로 설정해주고 S를 2번 LED로 설정해주었다. ... input [3:0]a, b; 와 같이 [3:0]을 한번만 작성해주어야 했다2.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 결과리포트 7주차

  Verilog HDL 실습 8주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 ... 여기에 얇은 판을 붙여주면 미세한 떨림으로 인해 소리가 나게 됩니다. ... 목적배경 이론실험 장비시뮬레이션 결과와 실험결과 비교(1) Dynamic 7 Segment(2) PIEZO PIANO(3) Count With PIEZO결론 및 고찰실험 목적이번

  리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 A+ 4주차 예비레포트

  실험 목적31.2. 배경이론 및 개념32. 사전 조사83. In-Lab 실험 내용 및 예상결과153.1 실험 내용153.2. 예상결과194. 참고 문헌251. 서론1.1. ... 켜짐ALB(A가 B보다 작음) => LED3만 켜짐3.2. ... 예상결과1) 실습 1half_adder.vtb_half_adder.vSimulationfull_adder.vtb_full_adder.vSimulation2) 실습 2full_adder

  리포트 | 25페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 A+ 3주차 예비레포트

  예상 결과1) 실습 1logic_gate2.vtb_logic_gate2.vSimulation2) 실습2xor_gate.vtb_xor_gate.vSimulation3) 실습 3four_bit_xor.vtb_four_bit_xor.vSimulation4 ... 실험 목적31.2. 배경이론 및 개념32. 사전 조사93. In-Lab 실험 내용 및 예상결과173.1 실험 내용173.2. 예상결과204. 참고 문헌241. 서론1.1. ... vtb_logic_gate2.vSimulation실습2xor_gate.vtb_xor_gate.vSimulation실습3four_bit_xor.vtb_four_bit_xor.vSimulation3

  리포트 | 24페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 Velilog 예비리포트 4주차

  이는 xor게이트를 보여주는 것이고 나머지 문장은 and 게이트를 나타내 주는 것이다.(2) 테스트 벤치 작성 후 컴파일(3) 시뮬레이션2) 전가산기(1) 프로젝트 생성, 로직 설계 ... 목적배경 이론실험 장비실험 전 과제반가산기,전가산기4비트 가산기XOR 게이트를 이용한 감산기4비트 감산기실험 전 응용 과제 preview1-bit Comparator4-bit Comparator참고 ... 그러면 1001이 나오는데 이것이 -7을 2진수로 표현하는 방법이다.(2) 테스트 벤치 작성 후 컴파일(3) 핀 설정(4) 시뮬레이션실험 전 응용 과제 preview1-bit comparator프로젝트

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 결과리포트 4주차

  그리고 감산기를 설계하면서 이제까지 그냥 듣고만 넘겼던 2의 보수에 관한 개념을 확실히 잡을 수 있는 계기가 되었다.참고문헌-전전설 교안- Hyperlink "http://cms.kut.ac.kr ... 입력변수로는 x, y 바로 아랫단의 비트에 빌려준 수 bin 가 있고 출력변수로는 d, b 이 있다.실측결과D를 1번 LED로 설정해주고 b-out을 2번 LED로 설정해주었다.핀 ... ) 전가산기 : 두 개의 입력 비트와 자리올림의 입력비트(Carry IN : Ci)를 합하여 합과 자리올림(Carry out : Co)을 출력시키는 논리 회로(반가산기의 입력에 자리

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 A+ 1주차 예비레포트

  [응용과제]: 전가산기 회로를 구현하고 버튼 스위치와 LED를 통해 동작을 확인한다.주의 사항: LED는 다리의 길이에 따른 극성 연결에 주의하고 알맞은 저항 값을 계산하여 연결해야 ... 진리표는 아래 표와 같다.전가산기의 논리회로도는 아래 그림과 같다. 그리고 전가산기는 3개의 입력 비트를 받고 2개의 출력 비트를 생성한다. ... 목적TTL을 이용한 디지털 논리 회로 구성을 이해하고 다음과 같은 내용을 포함하여 실험 및 설계 능력을 함양한다.OR 게이트 논리 회로 실험XOR 게이트 논리 회로 실험반가산기 회로 실험전가산기

  리포트 | 16페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 A+ 5주차 예비레포트

  입력 신호 S에 의해 제어됨4) Demultiplexer (DEMUX)1: N DEMUX -> Mux의 반대 기능으로서, 하나의 입력신호를 N개의 출력 port 중의 하나로 보내줌출력할 ... vtb_decoder2to4.vSimulation실습 2encoder4to2.vtb_encoder4to2.vSimulation실습 3encoder4to2_2tb_encoder4to2 ... 예상결과1) 실습 1decoder2to4.vtb_decoder2to4.vSimulation2) 실습 2encoder4to2.vtb_encoder4to2.vSimulation3) 실습

  리포트 | 26페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 A+ 7주차 예비레포트

  불러와서 그 출력 in_sync신호를 Moore 머신에서 입력으로 사용함3.2. ... 실험 목적 PAGEREF _Toc149339384 \h 3 Hyperlink \l "_Toc149339385" 1.2. ... 배경이론 및 개념 PAGEREF _Toc149339385 \h 3 Hyperlink \l "_Toc149339386" 2.

  리포트 | 15페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 A+ 8주차 예비레포트

  # 터치 (1Hz 클럭에 동기화)출력: 8비트 signed count값 (2’s complement)을 앞의 [실습 4]에서 만든 모듈을 instantiation하여 넘겨주어서 FND ... (점(dot)을 포함하면 8개의 segment)숫자나 문자를 표시해 줄 수 있는 최소의 장치.8개의 LED segment (a ~ g, dot)로 구성되어 있으며, 각각의 LED에 ... array에 출력하게 함. (-128 ~ 127)3.2.

  리포트 | 27페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 A+ 6주차 예비레포트

  예상결과1) 실습 1p_transfer4.vtb_p_transfer4.vSimulation2) 실습 2p_transfer4_2.vtb_p_transfer4_2.vSimulation3 ... 즉, 정보는 전원이 있을 때만 보관, 유지되며 전원이 차단되면 정보는 사라진다.2) S-R Latch2개의 NOR 게이트로 구성된 래치3) S-R Flip-FlopS-R 래치에 클럭을 ... 클럭 (1/2)Hz: LED2에 깜박임으로 나타나도록4분주 클럭 (1/4)Hz: LED3에 깜박임으로 나타나도록7) 응용 과제다음 회로를 디자인하시오.시뮬레이션 및 장비동작초기값:

  리포트 | 30페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 Velilog 예비리포트 3주차

  Verilog HDL 실습 3주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 ... Modeling)- code시뮬레이션 결과4) 4bit Full Adder –4 1bit Full Adder (Behavioral Modeling)code시뮬레이션 결과참고 문헌전전설 ... 실험 장비 및 부품(Materials of the Experiment)1) 장비노트북Xilinx ISE 프로그램HBE-Combo Ⅱ-DLD2) 부품LED실험 전 과제AND GATE시뮬레이션

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 예비리포트 8주차

  코드, 핀 설정, 테스트 벤치2) 핀 번호 설정3) 시뮬레이션참고 문헌전전설 교안 ... 이때 입력주파수를 2로 나누어준 값으로 계산해 주는 이유는 클럭이 내려가고 올라가고 하는 것 때문이다.(2) 핀 설정(3) 시뮬레이션 결과PIEZO PIANO(1) 회로 코드, 핀 ... Verilog HDL 실습 8주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험

  리포트 | 13페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 예비리포트 7주차

  Mealy Machine for the Serial I/O code converter6.74LS193A counter참고 문헌전전설 교안 ... Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 ... 핀 설정2.

  리포트 | 17페이지 | 1,000원 | 등록일 2021.04.16

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