"베릴로그(Verilog)" 검색결과 101-120 / 314건

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  A+ 디지털 시스템 실험 FPGA 및 Verilog의 이해, Verilog를 통한 FPGA 프로그래밍 방법 이해 <디지털 시스템 실험 2주차 결과보고서>

  베릴로그 코드Model Sim을 통해 시뮬레이션 하기위한 TB 코드토의2주차 실험은 간단한 논리회로를 베릴로그로 코드한 후, 시뮬레이션으로 확인하는 실험이다.TB코드에는 처음에는 A ... 이해, Verilog를 통한 FPGA 프로그래밍 방법 이해실험목표① FPGA와 Verilog가 무엇인지 이해한다.② Verilog로 설계한 회로의 동작을 FPGA를 통해 검증한다.실험결과1 ... 디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서디지털 시스템 설계 및 실험 2016 전기전자공학부이름 :학번 :실험제목FPGA 및 Verilog의

  리포트 | 3페이지 | 1,500원 | 등록일 2017.01.01 | 수정일 2017.01.04

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  베릴로그 BCD업,다운카운터

  1-digit BCD Counter 소스코드inc연산일 땐 Q가 9일땐 Q를 0으로 설정하고 아니라면 Q값을 하나 증가시켜줌.dec연산일 땐 Q가 0일땐 Q를 9로 설정하고, 아니라면 Q값을 하나 내려줌.TCup,TCdown 부분을 순차회로로 설계할 시 한 클럭이 ..

  리포트 | 14페이지 | 1,000원 | 등록일 2018.09.09

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  베릴로그 8비트 가감산기

  전가산기 8개로 -128~+127 까지 표현 가능한 8비트 가산기. 이전캐리가 다음 전가산기값에 영향을 줌. A7,B7은 값에 영향을 주지 않고 단지 부호만 결정하는 sign bit임. mode에 덧셈, 뺄셈이 결정되며 mode==1일 때 XOR게이트를 사용해서 B값..

  리포트 | 17페이지 | 1,000원 | 등록일 2018.09.09

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  시립대 전전설2 [3주차 예비] 레포트

  Essential Backgrounds for this Lab베릴로그Verilog Hardware Description Language라고 표현합니다. ... "IEEE 1364로 표준화된 Verilog(베릴로그)는 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다." ... Purpose of this Lab이번 실험에서는 Verilog HDL 언어를 사용하여 논리회로를 설계하는 방법을 배운다.

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  제곱근 구하기 조합회로 (시스템) 베릴로그 코드(조합회로와 순차회로)

  시스템베릴로그 dataflow level로 코딩된 제곱근 조합회로 및 순차회로 설계 코드 및 테스트벤치 코드

  리포트 | 7,000원 | 등록일 2017.06.01 | 수정일 2017.06.06

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  [Flowrian] Bingo Game 회로의 Verilog 설계 및 시뮬레이션 검증

  1. Bingo Game 회로의 사양 설계 사양 - Bingo Game 회로는 숫자 맞추기 게임을 수행하는 회로로서 사용자가 0~254 사이의 정수값을 입력하면 회로는 추측값을 제시하면서 사용자가 입력한 목표값과 비교하여 크거나 작음을 판단 하면서 다음 추측값을 제시하..

  리포트 | 22페이지 | 2,500원 | 등록일 2017.07.06

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  verilog 풀애더 멀티플렉서 보고서

  고찰모듈의 재사용베릴로그 상에서도 C++이나 자바의 Class처럼 하나의 모듈을 만들어 놓으면 재사용 할 수 있다. ... 실습 내용 : Verilog Code 및 주석FULL ADDER`timescale 1ns / 1ps //시간단위 : 1ns 해상도 : 1ps//시간단위 - #n일때 n뒤에 붙는 /

  리포트 | 15페이지 | 1,000원 | 등록일 2018.12.27

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  Lab#05 Combinational Logic Design 2

  조건문으로 Verilog를 작성해보았다. ... 이용하여 Verilog Code를 작성하였다. ... 같이 always 구문을 사용하여 조건문으로 Verilog를 작성해보았다.

  리포트 | 26페이지 | 1,500원 | 등록일 2016.09.11

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  전전컴실험Ⅱ 06반 제04주 Lab#03 [Verilog HDL] 예비보고서

  HDL [1](가) 정의“베릴로그(Verilog) 언어는 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어(Hardware Description Language, HDL)이며, 줄여서 ... '베릴로그 HDL'이라고 부르기도 한다. ... Purpose of this Lab이번 실험을 통해 Verilog HDL의 원리와 gate primitive modeling, heory) for this Lab(1) VERILOG

  리포트 | 11페이지 | 1,000원 | 등록일 2013.09.09 | 수정일 2013.09.15

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  Verilog HDL 테스트 벤치 템플릿 생성 프로그램

  /* 소스이름:Verilog 설계파일에 따른 테스트벤치 템플릿을 만드는프로그램 실행 파일소스만든날짜:2012.11.22저자: 탁형옥입력: 최상위탑모듈베릴로그소스코드출력: 최상위탑모듈을DUT로갖는디폴트테스트벤치베릴로그소스코드논리설명 ... : 사용자가 완성하여설계한 설계파일에대해서 디폴트 테스트벤치 템플릿 베릴로그소스를자동으로생성하여만들어준다.이를하기위해서베릴로그 2001 규격의포트선언에대해서탑모듈의이름을읽고테스트벤치모듈의이름을명한다

  리포트 | 2,000원 | 등록일 2012.11.27

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  베릴로그 FSM 상태머신

  모든 단위는 ns.0~ 14 : rstn이 0으로 됐으므로 입력이나 클럭에 어떠한 값에 관계없이 state와 y는 0으로 출력.21 ~ 30 : 현재상태가 S0인 상태서 x1=0, x2=1이 대입되어 아직은 현재상태가 S0이지만 상승에지를 만나는순간 현재상태가 ..

  리포트 | 12페이지 | 1,000원 | 등록일 2018.09.09 | 수정일 2018.09.12

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  베릴로그 4대2 우선순위 인코더

  인코더는 말 그대로 코드를 만드는 회로로, 어떤 정보를 포함하고 있는 여려 개의 입력신호중 단 하나의 활성화된 입력을 표현하기 위해 암호화 하여 출력하는 장치. 입력이 1들어가면 해당하는 idx(D0,D1,D2,D3)가 출력이 나오는 것인데, 이번 인코더는 0일때 ..

  리포트 | 17페이지 | 1,000원 | 등록일 2018.09.09 | 수정일 2018.09.12

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  베릴로그 Fulladder

  설계 개요 : 전가산기 설계 전 aldec툴을 익히면서 예제로 설계했던 반가산기 이전 단에서 올라오는 캐리를 고려하지 않음.가산기를 여러 개 연결하려면 각 가산기의 입력에는 데이터 비트 뿐만 아니라 이전 단의 캐리까지 더해져야함. 지금 설계하는 전가산기가 이전 단의 ..

  리포트 | 13페이지 | 1,000원 | 등록일 2018.09.09 | 수정일 2018.09.12

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  시립대 전전설2 [4주차 예비] 레포트

  Purpose of this Lab베릴로그의 기본 문법인 always와 initial 구문의 차이점에대해서 이해를 하고 테스트벤치에서의 토글링을 하는 방법을 always로 설계를하여 ... syntax-error-in-testbench-file2) https://www.crcpress.com/downloads/51547/slides%20ch%208.pdf3) http://electrosofts.com/verilog

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  key를 이용한 쉬운 암호해독 알고리즘

  리포트 | 5,000원 | 등록일 2018.04.26

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  verilog-계산기(calculator)A+자료 코드및 레포트

  1.시뮬레이션 분석 및 설명 (출력을 16bit로 사용하여 스크린샷을 했을 시 일반 화면 크기를 넘어가는 점이 생겼으며, 10진수의 계산 값이 정확한지 보여드리고자 10진수 시뮬레이션결과도 첨부하였습니다.)이번 시뮬레이션 목표는 adder로 74+98을 계산하는 것이 ..

  리포트 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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  vending machine(자판기)

  보고서 형식의 한글 파일과 ppt파일 그리고 프로그램 소스가 함께 포함되어있습니다.quartus를 이용하여 verilog HDL code로 작성한 vending machine(자판기

  리포트 | 13페이지 | 3,500원 | 등록일 2014.06.28 | 수정일 2014.07.03

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  3-8 decoder verilog code (+test bench code), 3to8 decoder. 3-8 디코더

  module TTL74137 (G1, G2n, GLn, A, B, C, Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7); input G1, G2n, GLn, A, B, C; output Y0, Y1, Y2, Y3, Y4, Y5, Y6, Y7; reg Y0..

  리포트 | 5페이지 | 1,000원 | 등록일 2014.06.13

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  [verilog]BCD 덧셈기와 Finite state machine을 사용하는 간단한 게임기 설계

  ●BCD 1자리는 4비트로 구성되기 때문에 입력 값을 4비트로 받는다.●BCD 1자리와 1자리를 더해서 캐리가 발생하면 cout에 저장한다.●보정 여부를 결정하기 위해서 덧셈의 임시 저장 값(sum_temp)을 5비트로 지정하였다.●덧셈을 하여 9가 넘으면 6을 더해서..

  리포트 | 17페이지 | 5,000원 | 등록일 2013.12.26 | 수정일 2023.03.10

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  verilog-디지털시계(Digital watch)A+자료 코드및 레포트

  목표: Verilog HDL을 이용하여 디지털 시계를 설계 한다.내용: 교재를 참고하여 디지털 시계를 완성 한다.- MSL (Master Selection Logic) 설계- DCL

  리포트 | 59페이지 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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