"VHDL 설명" 검색결과 61-80 / 233건

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  디시설 - ‘1’ 개수 카운터 Leading one 카운터 설계

  이 실습에서는 loop 문을 다양하게 활용하는 방법에 대해 배울 수 있다.실습 내용실습 결과‘1’ 개수 카운터 VHDL 코드- 코드 주요 내용 및 동작 부분 해석for ~ loop문 ... 다음 할당문은 모두 동일하게 동작한다. attribute를 사용하는 조건 또는 함수의 동작에 대해 설명하라.if (clk’event and clk = ‘1’) …if (not clk

  리포트 | 6페이지 | 1,000원 | 등록일 2019.07.20

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  논리회로설계실험 스톱워치 설계과제2 결과보고서

  논리회로설계 실험 설계과제 보고서 #2Stopwatch실험 배경 및 목표VHDL을 이용한 여러가지 VHDL표현 방식에 대해서 이해하였으며 그에 따른 여러 조합회로와 순차회로 설계를 ... 왼쪽 4비트는 십진수 십의자리를 표현한다.그 외에 s_sw, s_clk, clk_chat, Clean_out, D, cnt_dc의 signal을 선언해 주었으며 이후에 추가적으로 설명하겠다 ... 또한 VHDL로 작성된 코드를 RoV-Lab3000을 사용하여 직접 하드웨어로 구현해 보며 사용법에 대하여 완벽히 숙지하였다.

  리포트 | 9페이지 | 8,000원 | 등록일 2018.01.10

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  논리회로 프로젝트 보고서

  설계결과 및 분석- Dataflow 방식으로 VHDL 코드 작성6. ... 문제 설명 (설계 과제)2. 설계 목적3. 설계 이론- 입력에 대한 출력 값이 나오는 원리 분석4. ... 설계실행 및 평가(test bench)- Testbench를 작성하여 설계한 multiplier 검증- 시뮬레이션 결과 (Simulation 결과 캡쳐 화면 & 결과에 대한 설명)7

  리포트 | 14페이지 | 3,000원 | 등록일 2012.12.23 | 수정일 2013.11.25

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  논리회로설계실험_라인트레이서_프로젝트_결과보고서

  실험 목표VHDL을 이용한 여러가지 VHDL표현 방식에 대해서 이해하였으며 그에 따른 여러 조합회로와 순차회로 설계를 수행하였다. ... 적외선 센서(3) 라인트레이서 구동원리라인 트레이서는 여러개의 바닥 감지 적외선 센서를 사용하여 위에서 설명 하였듯이 흰색 바닥을 감지한다. ... 또한 VHDL로 작성된 코드를 RoV-Lab3000을 사용하여 직접 하드웨어로 구현해 보며 사용법과 주의 사항에 대하여 완벽히 숙지하였다.

  리포트 | 9페이지 | 6,000원 | 등록일 2018.01.10

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  VHDL 프로젝트 두더지게임기 구현

  두더지 게임 VHDL 코드 입니다. 사용한 프로그램은 Quartus2입니다. ... 알집파일엔 보고서와 프로그램 실행파일이 있고 프로그램이 깔려있다면 바로 실행가능합니다.보고서엔 코드소스와 소스설명 , 핀할당, 기능설명, 동작사진, 고찰이 있습니다.

  리포트 | 9,000원 | 등록일 2016.11.03 | 수정일 2017.11.15

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  아주대학교 논리회로 HDL프로젝트 100점만점보고서 상세설명 + CODE포함

  논리회로 VHDL Proj.2#. ... 이 외 코딩이나 구현에 있어 특이사항은 없었고 source 코드에도 약간의 설명이 첨삭되어 있으니 참고하는 것으로 이번 프로젝트를 끝낸다. ... 코드 구현 설명logic_vector를 활용하여 input, output을 설정이 때, input이 8bit 이므로 0 ~ 7까지, output이 14bit 이므로 0 ~ 13까지

  리포트 | 15페이지 | 2,500원 | 등록일 2016.07.09 | 수정일 2016.07.11

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  [대충] 예비 VHDL을 이용한 순차회로 구현

  예비보고 사항①순차논리회로에 대해 설명하라.②래치와 플립플롭의 VHDL구현에 대하여 설명하라.③카운터의 VHDL구현에 대하여 설명하라. ... -예비보고 사항 ①, ②, ③ 모두 위의 실험이론 및 앞선 실험들에서 설명을 하였기에 생략하겠습니다.4. 실험가. ... 실험 목적기본적인 소자인 래치와 플립플롭의 VHDL 구현에 대하여 이해하고, 래치와 플립플롭을 이용한 카운터를 VHDL로 설계한다.2. 실험 이론가.

  리포트 | 4페이지 | 1,000원 | 등록일 2015.01.17

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  2017 하반기 KT IT SW개발 자소서, 자기소개서

  또한 공모전에서 많은 사람들에게 저의 작품을 설명하다보니 떨리기도 했지만 재미있었고 작품에 대한 애착이 갔습니다. ... 다른 과목의 시험에는 신경 쓰지 못하고 밤새 VHDL설계만 했지만 결국 마감일까지 완성을 못했습니다. ... 처음 배우는 언어는 곧 잘 이해를 하고 재밌어 했지만, VHDL은 제가 생각한대로 되지 않았습니다. 하드웨어 언어는 c언어와 너무나 달랐습니다.

  자기소개서 | 3페이지 | 4,000원 | 등록일 2017.10.23 | 수정일 2018.05.18

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  VHDL 플리플롭, 16진 카운터, 10진 카운터 등

  > Q =1 SET =0, RESET = 1 >> Q =1 SET =1, RESET = 0 >> Q =0 SET =1, RESET = 1 >> Q =0 (상태유지)진리표입 력출 력설명SETRESETQ ... J=1, K=1일 때 JK f/f은 Toggle(반전)을 실행한다. 320~400ns 사이 CLK에서 Toggle이 되는 것을 확인할 수 있다.5. 16진 카운터VHDL 작성RTL ... D f/f회로도 작성fucntion 결과VHDL 작성해석D f/f은 입력의 결과와 출력의 결과가 동일하다.CLK가 0일 경우 현재값을 유지하며, 1일 경우 입력 D의 값을 Q로 전달한다

  리포트 | 11페이지 | 2,500원 | 등록일 2015.05.30

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  [대충] 결과 VHDL을 이용한 기본 논리 게이트 및 가산기의 구현

  디지털공학실험(결과보고서)실험 : VHDL 설명 및 문법◆실험가. ... 또 최종적으로 전가산기를 만들 때, 조교님이 직접 보여주시며 설명해주셨기에 실험을 원활하게 진행할 수 있었습니다. ... 전가산기◆검토 및 고찰지난 시간에 VHDL의 특징과 설계 기법에 대하여 학습하고, 설계를 위한 기본적인 문법을 학습했습니다.

  리포트 | 2페이지 | 1,000원 | 등록일 2015.01.17

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  교수설계 교수지도안 이론/실습

  VHDL에 대해 학습경험이 없는 학생 3. C 프로그래밍에 대해 기초지식이 있는 학생 최종수업목표1. 정수표현을 진법에 맞게 표현할 수 있다.2. ... 논리강도에 대해 설명할 수 있다.3. Verilog의 예약어를 구분할 수 있다.세부수업목표1-1. unsigned수와 signed수의 차이를 설명할 수 있다. 1-2. ... Verilog의 예약어 5가지 이상을 각각 설명할 수 있다.

  리포트 | 4페이지 | 1,000원 | 등록일 2016.01.17 | 수정일 2016.02.05

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  2017 NH농협은행 IT직무 자기소개서, 자소서, 취업

  다른 과목의 시험에는 신경 쓰지 못하고 밤새 VHDL설계만 했지만 결국 마감일까지 완성을 못했습니다. ... NH농협은행에서 농가소득 5천만원을 달성할 수 있는 현실적인 방안을 설명하고 본인이 할 수 있는 역할을 구체적인 근거를 들어 기술하시오. ... 농협은행의 인재상 중 본인에게 가장 어울리는 인재상은 무엇인지 선택하고,선택한 이유를 본인의 구체적 경험을 바탕으로 설명하시오. (농협은행의 인재상 ?

  자기소개서 | 4페이지 | 4,000원 | 등록일 2017.10.25 | 수정일 2018.05.18

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  반도체별 동향

  SystemC Initiative- 1999 년 설립, SystemC 와 TLM 표준안 제정 후, 2011 년 Accellera 에 합병자료 : 각사 반도체 IP 관련 국제 표준구분표준설명제안단체시스템통합IP-XACT ... (IEEE1076)- 하드웨어 기술언어인 VHDL 에 관한 표준 정의VIVerilog(IEEE1364)- 하드웨어 기술언어인 Verilog 에 관한 표준 정의OVISTIL(IEEE1450 ... verilog 확장 언어로 2002년 Accellera 에 의해 제안- 2005 년 IEEE1800 으로 승인. 2009 년 IEEE1364(Verilog)와 통합Accellera반도체설계VHDL

  리포트 | 20페이지 | 3,000원 | 등록일 2018.05.30

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  [대충] 예비 VHDL을 이용한 기본 논리 게이트 및 가산기의 구현

  디지털공학실험(예비보고서)실험 : VHDL을 이용한 기본 논리게이트 및 가산기의 구현1. 실험 목적VHDL을 이용한 조합논리회로 구현을 익힌다.2. 실험 이론가. 반가산기나. ... 예비보고 사항①반가산기의 동작원리에 대해 설명하라.②카노맵을 이용해 전가산기의 회로를 최소화하라.③멀티플렉서의 동작원리에 대해 설명하라. ... -예비보고 사항 ①, ②, ③ 모두 위의 실험이론 및 앞선 실험들에서 설명을 하였기에 생략하겠습니다.4. 실험가.

  리포트 | 4페이지 | 1,000원 | 등록일 2015.01.17

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  SK하이닉스 IT직무 자소서, 자기소개서

  다른 과목의 시험에는 신경 쓰지 못하고 밤새 VHDL설계만 했습니다. 하지만 마감일까지 완성을 못했습니다. ... 처음 배우는 언어는 곧 잘 이해를 하고 재밌어 했지만, VHDL은 제가 생각한대로 되지 않았습니다. 하드웨어 언어는 c언어와 너무나 달랐습니다. ... 이 두 과목은 모두 VHDL로 FPGA를 설계하는 수업 이였습니다. 처음에는 논리회로설계 수업 때 배우는 여러 가지 설계를 코딩으로 만든다는 게 신기하고 재밌었습니다.

  자기소개서 | 4페이지 | 6,000원 | 등록일 2017.10.23 | 수정일 2018.05.18

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  시립대 전전설2 [2주차 예비] 레포트

  Essential Backgrounds for this LabXilinxintegrated software environment 통합 소프트웨어 환경 입니다. verilog HDL이나 VHDL의 ... Program을 선택해주고 프로그램을 한다.(3) Procedure of Lab 3.Full Adder1 ) 앞서 설명한 다른 게이트를 설계와 같이 New Project Wizard에서

  리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29

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  2017 하반기 예금보험공사 IT직 자기소개서

  처음 배우는 언어는 곧 잘 이해를 하고 재밌어 했지만, VHDL은 제가 생각한대로 되지 않았습니다. ... 이 중 지원자 본인의 특성을 가장 잘 나타내는 것 하나를 선택하여 그것을 통해 본인을 설명해 주세요. ... 지원자의 노력에도 불구하고 목표를 달성하지 못했던 경험을 기술해 주세요.(300자)3학년 1학기 때 VHDL로 FPGA를 설계하는 수업 이였습니다.

  자기소개서 | 4페이지 | 5,000원 | 등록일 2017.10.23

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  VHDL STOPWATCH 설계보고서, QUARTUS STOPWATCH 설계보고서

  VHDL 이용한 STOPWATCH 설계 과제1.설계 목적-VHDL사용법과 VHDL의 코드구조인 계층구조를 익히고 설계해본다.2.설계과정≪ VHDL 소스코드를 계층 구조로 표현하기 위한 ... TOP MODEL : stopwatch 에 대한 설명library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ... 블록도 구상도 ≫VHDL 코드는 1개의 TOP모델과 3개의 SUB모델 1개의 테스트벤치 총 5개의 파일로 구성되어 있습니다.1 TOPMODEL : stopwatch2 SUBMODEL

  리포트 | 16페이지 | 5,000원 | 등록일 2014.02.28

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  Lab#02 [HBE-ComboⅡ-SE] board [Xilinx Spartan3] FPGA chip [ISE] digital design tool

  constraints > Floorplan Area/IO/Logic을 실행한다.(2)UCF파일생성핀의 정보를 담는 파일인 UCF파일을 생성한다.(3) I/O핀 설정I/O Port 부분에서 설명서에 ... Chip SelectFamilly : Spartan3Device : XC3s200Package : PQ208Speed : -4Tool SelectSynthesis tool : XST(VHDL ... /Verilog)Simulator : iSim(VHDL/Verilog)Preterred Language : VerilogAND Gate 로직 설계File-New-Schematic 추가Symbol

  리포트 | 18페이지 | 1,500원 | 등록일 2016.09.11

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  논리회로실험 설계 보고서

  FPGA board에 설계한 코드를 load한 후 회로로 구현하여 곱셈기의 동작을 눈으로 확인하여 본다.vhdl에 대한 기본적인 설명- HDL은 Text editor, Compiler ... 실험 진행상황 요약 설명(1) 1주차 : 여러 가지 multiplier 알고리즘 조사1. ... 'bit'와 ‘bit_vector'라는 이름의 형은 디지털 설계에서 필수적이라고 생각하겠지만, 간단하게 설명했듯이 결국 사용자 정의된 이러한 형들의 변형이 더 유용하다고 판단된다.사용자정의

  리포트 | 24페이지 | 4,000원 | 등록일 2013.11.25 | 수정일 2013.11.28

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