"Modelsim" 검색결과 41-60 / 228건

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  현대오토에버 2021년 전장 SW 합격 자기소개서

  이를 자율주행모듈과 결합하여 Modelsim으로 분석한 후, FPGA 보드에 해당 시스템을 구현하였습니다.

  자기소개서 | 2페이지 | 3,000원 | 등록일 2022.10.17

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  SoC 보고서 - 1.동기통신(PS2)

  Modelsim 시뮬레이션에서 변수를 볼 수 있는 방법을 파악하지 못해서 직접 확인하지 못 한 게 아쉬었다.패리티 비트에서 오류가 발생했을 때 이것으로 재전송을 요청하는 기능을 추가하면

  리포트 | 22페이지 | 2,500원 | 등록일 2021.09.23

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  논리회로설계실험 4주차 MUX 설계

  마지막으로 Verilog 소프트웨어를 이용하여 구현한 MUX와 DEMUX를 Modelsim의 Simulation 기능을 이용하여 출력 wave를 분석하고 이론과 출력이 일치하는지 확인하여

  리포트 | 8페이지 | 3,000원 | 등록일 2023.09.11

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  [VHDL] moore machine을 사용해 '010' 탐지하는 프로그램 (sequence detector) 구현

  Ⅰ. IntroductionLab2는 Moore machine 을 이용해 ‘ 을 탐지하는 문제이다 . 1 비트 숫자 x를 input 으로 입력하여 ‘1’, ‘0’, ‘ 이 순서대로 들어오는 시기에 output z 의 값이 1 이 되어야한다 . 모든 과정은 Clock 이..

  리포트 | 12페이지 | 4,000원 | 등록일 2020.10.08

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  [디지털회로 실험] verilog 4비트 계산기 설계

  쿼터스, 모델심사용하였고 사용언어는 베릴로그 입니다.mux, 가산기, decoder, rom, ALU 등 따로 설계하여 합치는 방식으로 설계해서 각각의 회로에 대해서도 자세히 확인할수 있습니다.각각 회로들에 대해서 쿼터스설계(회로구조), 베릴로그 파일, 테스트벤치파일로..

  리포트 | 3,000원 | 등록일 2020.09.07 | 수정일 2023.03.12

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  verilog-계산기(calculator)A+자료 코드및 레포트

  1.시뮬레이션 분석 및 설명 (출력을 16bit로 사용하여 스크린샷을 했을 시 일반 화면 크기를 넘어가는 점이 생겼으며, 10진수의 계산 값이 정확한지 보여드리고자 10진수 시뮬레이션결과도 첨부하였습니다.)이번 시뮬레이션 목표는 adder로 74+98을 계산하는 것이 ..

  리포트 | 9,000원 | 등록일 2019.08.24 | 수정일 2023.11.02

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  성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter

  VHDL을 이용한 8bit decimal Counter입니다.당시 한태희 교수님이셨고, 두번째 과제였습니다.8bit decimal Counter schematic 및 소스코드 첨부합니다.modelsim

  리포트 | 1,000원 | 등록일 2017.05.23

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  verilog - rom과 ram 구현, verilog 기초적인 설명서

  ModelSim에서 memory_ram 모듈을 코딩? ModelSim에서 tb_memory_ram 모듈을 코딩? ... ModelSim에서 Timing Wave 출력하기1. ... ModelSim에서 rom48 모듈을 코딩rom48lpm_rom romdataAaddressqDclkinclock? ModelSim에서 tb_rom48 모듈을 코딩?

  리포트 | 11페이지 | 1,500원 | 등록일 2013.06.23

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  2017년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 Verilog과제

  기존의 Homework2의 coding를 참고하여 만들어 보았습니다. v_machine_ver2의 경우 stage갯수가 5개로 늘어나 2bit으로는 부족하므로 3bit로 바꾸고 state diagram을 바탕으로 next state logic과 output logic을..

  리포트 | 2페이지 | 1,500원 | 등록일 2018.07.05

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  논리회로실험 12주차 결과보고서

  Quartus Ⅱ에서 ALU의 회로를 작성하고 Modelsim의 결과 파형을 확인한다.? ... Quartus Ⅱ에서 ALU의 회로를 작성하고 Modelsim의 결과 파형을 확인한다.? ... Quartus Ⅱ에서 ALU의 회로를 작성하고 Modelsim의 결과 파형을 확인한다.앞의 실험 2-1과 같은 형태이다. (입력과 출력 값만 다른 실험)?

  리포트 | 7페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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  디지털실험 설계- BCD 7 세그먼트 설계보고서

  설계 과정○ 커터스를 이용한 회로도 구성- 설계 과정에서 구성해낸 회로도를 쿼터스를 이용하여 코딩한 후modelsim 과 연동하여 시뮬레이션을 실행하도록 한다.○ modelsim을 ... 이용한 시뮬레이션- 쿼터스를 modelsim과 연동시킨 후 컴파일링 하게 되면 쿼터스에서 코딩된 데이터가 자동적으로 modelsim에 필요한 데이터로 변환되며 input값을 입력하고

  리포트 | 5페이지 | 1,000원 | 등록일 2012.03.09

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  Counter 10

  modelsim으로 시뮬레이션 했을 때 1us까지 시뮬레이션 했습니다.1. ... 모든 코딩은 ultraedit32를 이용하여 코딩하였으며, 시뮬레이션은 modelsim 6.0과 synplify 8.5를 이용하였습니다.

  리포트 | 4페이지 | 1,000원 | 등록일 2010.10.16

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  논리회로실험 11주차 결과보고서

  Quartus Ⅱ에서 업 카운터의 회로를 작성하고 Modelsim의 결과 파형을 확인한다.? 업 카운터의 Modelsim을 이용한 wave구현.? ... Quartus Ⅱ에서 업/다운 카운터의 회로를 작성하고 Modelsim의 결과 파형을 확인한다.? ... 업/다운 카운터의 Modelsim을 이용한 wave구현.tc값 출력 후에는 카운터는 반대로 작동하게 된다.

  리포트 | 6페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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  디지털 시스템실험, Verilog 코딩, 16X4 RAM(Random Access memory) 설계, FPGA보드 결과 포함

  조교님이 올려주신 testbench code이다지정된 컴퓨터에 modelsim이 작동하지 않아 바로 FPGA보드에 연결하여서 test해보았다.위와 같이 input값(A)와 output값

  리포트 | 3페이지 | 1,500원 | 등록일 2015.12.05

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  [보고서+소스코드]아주대 디지털시스템설계 1차 프로젝트 VHDL이용한 학번설계

  .※ 주의 사항(1) 반드시 최신의 ModelSim를 사용한다.(2) 과제관련 파일은 반드시 proj1_학번(proj1_199920306)으로 압축 저장한다. ... (시간이 지난 것은 감점)● 소스코드① Main code② Test bench code● ModelSim 프로그램을 이용한 Testbench 코드 시뮬레이션① 0~900ns 까지 클럭의

  리포트 | 4페이지 | 3,600원 | 등록일 2014.10.05 | 수정일 2017.08.03

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  논리회로실험 15주차 결과보고서

  Modelsim을 이용한 wave구현 ( 필수 X )? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ... .- 기본적인 디지털 로직 블록을 이용하여 복잡한 로직회로를 설계하고 Modelsim과 FPGA 보드를 이용하여 회로를 검증하는 방법을 이해한다.? ... 아래의 표를 활용하여 Modelsim 파형을 분석해보면, clr에 1이 입력되는 순간부터 값을 출력하게 되는데, hex 16진수로 표현하려면, 맨 뒤(표의 a방향)의 자리부터 4자리씩

  리포트 | 5페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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  8주차 Latch and FlipFlop

  D latch의 회로를 구현하기 위해 Quatrus ll을 이용하여 회로를 구현 한 후 ModelSim 값과 DE2-115에서의 동작을 확인한다.1) 회로도위의 사진은 D latch의

  리포트 | 9페이지 | 1,000원 | 등록일 2014.10.12

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  모델심 Tcl Tk (예문:버튼과 단축명령어 이용)

  시스템 변수 MODELSIM_TCL에 설정된 filename1.tcl파일을 초기에 읽어 온다.참고2). modelsim do my_startup.do 실행파일에 추가하거나modelsim.ini ... MODELSIM_PREFERENCE 환경 변수에 filename1_preference파일을 지정한다.Tools=>Edit Preference => By Name 탭에서 변경하고자 하는 ... )에서 TCL을 사용중이며본문은 그 중 Modelsim에서 사용되는 TCL/TK 예제를 취급하여 사용자에게편리한 사용자 GUI 단축키 명령 및 버튼 제작을 쉬운 편리한 예로 보인다.참고1

  리포트 | 12페이지 | 3,000원 | 등록일 2012.10.19

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  Verilog HDL 소스코드

  실습과제 수행일 : 2009-03-20일실습내용 : 실습과제 1[문제 1] 다음 회로를 Primitive Gate들을 사용하여 Verilog HDL로 작성(설계)하고 ModelSim ... ;x2=1;#100 $stop;endendmodule- Simulation Waveform[문제 2]다음 회로를 assign 문을 사용하여 Verilog HDL로 작성(설계)하고 ModelSim

  리포트 | 4페이지 | 3,000원 | 등록일 2009.04.29

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  2016년도 중앙대학교 전자전기공학부 3학년 2학기 ASIC설계 과제3 Verilog

  한글파일 보고서와 코드들을 포함하고 있습니다.사용프로그램은 Modelsim입니다. 사용법은 교수님이 알려줍니다.

  리포트 | 2페이지 | 2,000원 | 등록일 2017.06.25 | 수정일 2017.06.26

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