"3Gate 설계" 검색결과 221-240 / 2,383건

• 

  중앙대 아날로그 및 디지털 회로 설계 실습 3학년 2학기 카운터설계(counter) 예비

  _{(10)} =1010 _{(2)}이므로,1010 _{(2)}가 되는 경우에 clear시키기 위해 4-input NAND GATE ,2-input AND GATE를 하나씩 이용했다 ... 첫 FLIP-FLOP의 J, K입력에는 HIGH가 들어가고, 2, 3, 4번 째 FLIP-FLOP의 J, K입력에는 앞의 FLIP-FLOP의 출력에 따른 입력이 들어간다. ... 아날로그 및 디지털회로 설계 실습13주차 예비: 카운터 설계전자전기공학부20160000 하대동고릴라1. 4진 비동기 카운터이론부의 그림 14-2의 비동기식 4진 카운터에 1MHz의

  리포트 | 5페이지 | 1,500원 | 등록일 2020.12.23

  다운로드 장바구니
• 

  standard cell methodology / ASIC / custom design / 중요 EDA tool 벤더들과 매출액 조사 과제

  Array)역시 PLD의 한 종류이다.3. custom designASIC를 설계하는 것을 custom design이라고 한다. 2번 문항에서 언급하였던 것처럼 ASIC전부를 제로베이스에서 ... 논리게이트를 여러 개 배열해 놓고 이들 사이의 배선만 이어주는 gate array형과 카운터, 타이머, FF 등 기본적인 부품을 칩에 미리 구성해 놓은 반제품으로부터 이들을 칩 내에서 ... 하는데, PLD란 논리게이트에 대해 사용자가 직접 프로그래밍 하여 조합하는 방식으로, 사용자 측면에서의 ASIC의 범주에 속할 수 있으며, FPGA(Filed Programmable Gate

  리포트 | 2페이지 | 1,000원 | 등록일 2020.04.15

  다운로드 장바구니
• 

  FPGA구조와 ASIC 설계 방법 실험 레포트

  Gate Array)는 설계 가능 논리 소자와 프로그래밍가능 내부선이 포함된 반도체 소자이다. ... Full custom 방식에 비해 chip size가 커지는 단점이 있으나, 개발 시간이 빠른 장점으로 많이 이용되고 있는 방식이다.SOG(Sea of Gate) : CBIC방식과 ... Based IC), SOG(Sea of gate), PLD(Programmable Logic Device)로 분류 되며, 넓은 의미로 상용화된 부품들을 뜻하는 ASSP(Application

  리포트 | 4페이지 | 2,500원 | 등록일 2021.11.08

  다운로드 장바구니
• 

  아날로그 및 디지털회로설계실습13(패턴인식기 설계) 예비보고서

  Reset을 위해 active low reset을 사용하는 CLR단자에 Q1, Q2, Q3를 AND gate와 NOT gate를 이용하여 연결했다. 111이 나올 경우는 초기값으로 ... 설계실습13 결과보고서(패턴인식기 설계)2019.11.27 = 20 + 19 + 11 + 27 = 77 이지만 57로 설정. 57 = 111001(2)이다.State/output table111001 ... = XQ2 + XQ2’Q3D3의 Karnaugh mapQ2 Q3 X Q100011110000111010000110XX1100001D3 = Q1Q2’Q3’ + XQ2’Q3’ + XQ1

  리포트 | 2페이지 | 1,000원 | 등록일 2020.09.24

  다운로드 장바구니
• 

  [A+]설계실습8 MOSFET Current Mirror 설계 예비보고서

  설계실습 계획서3.1 단일 Current Mirror 설계* 모든 계산결과는 반올림하여 유효숫자 세 자리까지만 사용한다. ... (Gate Threshold Voltage와 On-Stage Drain Current이용)위 Data sheet에서.. ... 4개Breadboard (빵판) : 1개점퍼 와이어 키트 : 1개MOSFET : 2N7000 : 4개저항 (1 kΩ, 1/2W) : 4개가변저항 (1 kΩ, 10 kΩ, 1/2W) : 2개3.

  리포트 | 6페이지 | 1,000원 | 등록일 2022.03.02

  다운로드 장바구니
• 

  (완전 세세한 정리, 끝판왕) 시립대 전전설2 5주차 Lab05 예비 레포트 Combinational Logic 2, 전자전기컴퓨터설계실험2,

  * Gate primitive 방법을 이용하여 encoder를 처음 설계할 때 다음과 같이 WARNING이 발생했다.WARNING> Input is never used. ... primitive이용한4:2 Encodertest benchsimulationpin(3) 3x8 Decoder -if/ else if1) if/ else if문 사용if문을 사용한 ... 다음은 4 to 2 인코더의 진리표와 논리회로이다.4:2 Encoder의 Karnaugh Map을 이용한 최적화하면 다음과 같다.Y=D2+D3 X=D2+D3D1D301001110D1D301001110Decoder디코더는

  리포트 | 19페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

  다운로드 장바구니
• 

  Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 예비레포트

  .- Field Programmable Gate Array(FPGA) board의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다.3. ... Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증예비레포트1. 실험 제목1) Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증2. ... 사용한다.integer:정수형 변수time, realtime:시간형 변수 (시간에 따라 다른 값을 넣고 싶을 때처럼 시간 체크가 필요한 상황에서 simulation 시간을 처리)real:실수형 변수3)

  리포트 | 4페이지 | 1,000원 | 등록일 2022.08.26 | 수정일 2022.08.29

  다운로드 장바구니
• 

  Boost 컨버터 실험 예비보고서

  이를 통해 기본적인 전력변환회로의 설계와 동작 및 시험 방법에 관하여 익힌다.2. ... 출력되는 gate 신호는 3번 핀을 통하여 나오게 된다.주의사항Boost 컨버터는 무부하시 인덕터 전류가 불연속 조건이 되면, 아래식이 성립하지 않고 매우 높은 VO을 출력한다.VO ... 본 실험에서는 gate를 구동하기 위해 그림2.3과 같은 74F125소자를 이용하였다.이 Buffer를 이용하여 MOSFET을 구동하기 위해서는 1개만 사용하면 되고, 1번 핀을 GND에

  리포트 | 4페이지 | 1,000원 | 등록일 2022.02.21

  다운로드 장바구니
• 

  서강대학교 21년도 디지털논리회로실험 3주차 결과레포트 (A+자료) - Decoder, 7-Segment Display

  (display devices)의 동작원리를 이해한다.이론3.1 Combinational circuit design설계하려는 회로에 대한 논리식은 Boolean Algebra에 의해 ... 13~ STEP18에 해당하는 설계과제.STEP 13:표8 – display의 진리표위와 같이 3 bit 입력신호에 대한 decoder를 구현해보려고 한다.STEP 14:먼저 각 ... 경제적으로 보았을 때, gate와 wire 또한 비용이 드는 소자이기 때문에 이들이 최소화되면 비용절감을 할 수 있을 것이다.

  리포트 | 34페이지 | 2,000원 | 등록일 2022.09.18

  다운로드 장바구니
• 

  [중앙대 전자회로설계실습 4 예비보고서] MOSFET 소자 특성 측정

  설계실습 4. MOSFET 소자 특성 측정1. ... Current Marker : Drain단 위치, 시뮬레이션 세팅: Analysis type→DC Sweep, Sweep variable→Voltage source→VDC 이름 적기(Gate ... value→0V, End value→5V, Increment→0.1V ② Secondary Sweep 클릭, Sweep variable→Voltage source→VDC 이름 적기(Gate

  리포트 | 5페이지 | 1,000원 | 등록일 2021.08.09

  다운로드 장바구니
• 

  [예비보고서] BJT와 MOSFET을 사용한 구동(switch) 회로

  (A) MOSFET의 datasheet에서 적절한 조건의 을 선정한다.앞서 설계한 구동회로에 따르면 구동신호를 5Vdc square pulse로 하고 있으므로, Gate-Source ... Gate Threshold Voltage = 2.1V이다. 이상의 조건들로부터 parameter를 구하면 다음과 같다. ... (충분히 큰 전류 가 순방향 다이오드 BE로 흐르므로)3.1 부하가 emitter에 연결된 LED 구동회로 설계(A) 그림 1에서 구동신호()가 5V(High)일 때 LED에 2V가

  리포트 | 6페이지 | 1,000원 | 등록일 2022.06.30

  다운로드 장바구니
• 

  서울시립대학교 전전설2 1주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

  또한, 오래간만에 PSpice를 활용해서 회로를 설계해볼 수 있었다.6. ... Gate, XOR Gate 두 회로 모두 진리표와 동일한 결과값을 도출해낼 수 있었다.3) 실습 4이 실습은 XOR Gate, AND Gate를 활용해서 반가산기를 구현하는 실험이었다.덧셈을 ... 이전에 마이크로프로세서에서 배우긴 했지만, 이번 실습에서 combo Box를 보니 어떤 식으로 순차 회로를 설계하는지 알 수 있었다.

  리포트 | 26페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.15

  다운로드 장바구니
• 

  충북대학교 전자공학부 기초회로실험 반가산기와 전가산기 예비 보고서

  설계하라.☞(2) 전가산기의 출력이 S = A BC_i 임을 진리표를 사용하여 확인하라. ... 2-input OR gate)*SN7486 (Quad 2-input XOR gate)◆ 예비과제(1) 이론 부분을 이해하고 AND, OR 및 NOT 게이트만을 사용하여 전가신기를 ... 브레드보드*SN7400 (Quad 2-input NAND gate)*SN7404 (Hex inverter)*SN7408 (Quad 2-input AND gate)*SN7432 (Quad

  리포트 | 4페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.15

  다운로드 장바구니
• 

  Digital CMOS Circuit 결과보고서

  CMOS NOR Gate구성한 회로는 위와 같다.VA : 3VPP, 1kHz, 사각파 (offset = 1.5V)VB : 3VPP, 2kHz, 사각파 (offset = 1.5V)조건은 ... CMOS AND/OR Gate설계한 AND 게이트 회로는 위와 같다.앞서 설계한 NAND 게이트의 출력단을 CMOS 인버터의 입력단으로 연결하여 설계하였다.이 때의 출력파형은 위와 ... CMOS NAND Gatetinkercad를 통해 구성한 회로는 위와 같다.VA : 3VPP, 1kHz, 사각파 (offset = 1.5V)VB : 3VPP, 2kHz, 사각파 (offset

  리포트 | 8페이지 | 1,000원 | 등록일 2021.05.19

  다운로드 장바구니
• 

  아날로그 및 디지털회로 설계 실습 실습8_래치와 플립플롭_결과보고서

  1.요약이번 실습에서는 논리 gate(nand, inverter)를 사용해 래치와 플립플롭의 회로를 설계하였다. ... 플립플롭은 디지털 회로에서 매우 중요한 역할을 담당하고 있 고 다양한 곳에서 사용되므로 그 동작 원리를 이해하고 회로를 구성할 수 있는 능력을 키우는 것이 중요하다고 할 수 있다3.

  리포트 | 6페이지 | 1,000원 | 등록일 2024.08.27

  다운로드 장바구니
• 

  [논리회로실험] 실험8. Counter 결과보고서

  CLK이 3까지 Counting되면 다시 0으로 돌아가서 순환하는 결과값을 얻었다.실험 2의 경우 동기식 3진 Codunter를 설계하였다. ... 이 과정을 AND Gate에 넣어 다이오드의 변화를 확인해보면 A'B', AB', A'B의 순서(3진이므로 3가지 출력)로 다이오드에 불이 들어온다.예상결과 TABLE과 비교했을 때 ... 이 값들을 AND Gate에 넣어 다이오드로 출력을 확인했을 때 A'B', AB', A'B, AB의 순서로 다이오드에 불이 들어왔고 CLK 0~3까지 이론값과 정확하게 일치하게 점등되었다

  리포트 | 6페이지 | 1,000원 | 등록일 2023.03.28

  다운로드 장바구니
• 

  중앙대 아날로그및디지털회로설계실습 예비보고서 8장 래치와 플립플롭

  실습 준비물부품NAND gate 74HC00: 6개Inverter 74HC04: 3개사용장비오실로스코프 (Oscilloscope): 1대브레드보드 (Bread board): 1개파워서플라이 ... (Power supply): 1대함수발생기 (Function generator): 1대점퍼선: 다수8-3 설계실습 계획서8-3-1 RS 래치의 특성 분석(A) RS 래치의 진리표를 ... 아날로그 및 디지털회로설계 실습 예비보고서[설계실습 8. 래치와 플립플롭]소속담당교수담당조교수업시간학번성명?

  리포트 | 4페이지 | 1,000원 | 등록일 2023.04.06

  다운로드 장바구니
• 

  서강대학교 21년도 디지털논리회로실험 8주차 결과레포트 (A+자료) - Shift Register, Multiplier, 4-digit 7-segment display

  -Multiplier 설계를 통해 shift register의 활용방법을 익힌다.-4-digit 4-segment display의 구동원리를 이해하고 활용을 위한 회로를 설계한다.이론2 ... right input이 연결되어 있고, 두번째 gate는 parallel input이, 세번째 gate에는 오른쪽 FF의 출력이 , 네번째 gate에는 해당 FF의 출력이 연결되어 ... 이는 MUX와 같은 구조로, S1과 S0의 조합에 따라 어떤 입력이 FF에 들어갈지를 선택하여 동작하는 것이다.가장 왼쪽 FF의 4개의 and gate 중에서 첫번째 gate는 shift

  리포트 | 33페이지 | 2,000원 | 등록일 2022.09.18

  다운로드 장바구니
• 

  실습 8. 래치와 플립플롭 예비보고서

  실습 준비물부품NAND gate 74HC00 : 6개Inverter 74HC04 : 3개사용장비오실로스코프(Oscilloscope) : 1대브레드보드 (Bread board) : 1개파워서플라이 ... 설계실습 계획서8-3-1 RS 래치의 특성 분석(A) RS 래치의 진리표를 나타내고, 아래 그림 RS 래치의 이론적인 상태도를 그린다.SRQQ’00유지유지0101101011부정0부정0그림 ... (Power supply) : 1대함수발생기 (Function generator) : 1대점퍼선 : 다수8-3.

  리포트 | 2페이지 | 1,000원 | 등록일 2022.09.19

  다운로드 장바구니
• 

  [A+]중앙대학교 전자회로설계실습 MOSFET Current Mirror 예비보고서

  3.1 단일 Current Mirror 설계* 모든 계산결과는 반올림하여 유효숫자 세 자리까지만 사용한다. ... (Gate Threshold Voltage와 On-Stage Drain Current이용)-> AnswerData sheet에서 VGS=4.5 V, VDS=10V ... 회로와 같이 Current Source에서 M1 ,M2로는 2N7000 (Fairchild)을 이용하며 VCC = VDD = 10V 인 경우, IREF = 10 mA인 전류원을 설계한다

  리포트 | 6페이지 | 1,500원 | 등록일 2021.03.09

  다운로드 장바구니