VHDL 기본게이트 및 MUX, 전가산기,플립플롭,카운터 등

소개글

VHDL 기본논리게이트 및 가산기, MUX, 플립플롭, 카운터
기본설명 및 소스코드, 시뮬레이션 결과 수록

목차

1. Digital 논리 게이트
2. V H D L

본문내용

- AND gate
: AND게이트는 입력신호가 모두 ‘1’ 일 때에만 출력신호로 ‘1’을 출력한다. 입력신호 중 하나라도 ‘1’ 이 아닐 때에는 출력 ‘0’ 으로 출력신호에 내보내는 게이트이다.

library ieee;
use ieee.std_logic_1164.all;

entity and_gate is
port(x, y : in std_logic;
z : out std_logic);
end and_gate;

architecture sample of and_gate is
begin
process(x,y)
begin
if x=`1` and y=`1` then z<= `1`;
else z<= `0`;
end if;
end process;
end sample;

- RS플립플롭
S(Set), R(Reset), C(Clock)의 입력과 Q,Q`의 출력을 가짐
클록 C에 신호가 들어오지 않으면 S나 R의 입력의 값에 관계없이 출력은 변화가 없음
Q(t)는 현재 상태의 출력값을 Q(t+1)은 클록 신호가 변한 다음 상태의 값을 나타냄
S = R = 1인 경우는 출력값이 미결정 상태이기 때문에 거의 사용되지 않음

(상승에지일때로 프로그램함)
library ieee;
use ieee.std_logic_1164.all;

entity rs_flipflop is
port(r, s, clk : in std_logic;
q : out std_logic);
end rs_flipflop;

architecture sample of rs_flipflop is
begin
process(clk)
begin

참고 자료

없음