"VHDL" 검색결과 1-20 / 1,400건

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  디멀티플렉서 VHDL 설계

  ▣ 디멀티플렉서 설계Ⅰ. 수행 및 제출(1)Ⅱ. 수행 및 제출(2)Ⅲ. 수행 및 제출(3)[비교 설명]과 는 모두 디멀티플렉서를 설계한 시뮬레이션의 결과이다. 두 디멀티플렉서 모두 입력의 s와 출력의 y모두 벡터로 선언하였다.(입력의 s의 경우 2비트, 출력의 y의 경..

  리포트 | 3페이지 | 1,500원 | 등록일 2022.05.26

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  VHDL 신호등 구현

  VHDL 신호등 구현목차개요 및 설계코드 구현결과 사진힘들었던 점개요 및 설계-목표 : FSM을 사용하여 신호등을 구현해야 한다.

  리포트 | 7페이지 | 2,000원 | 등록일 2021.11.10

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  VHDL를 이용한 FPGA설계

  작년 말 비트코인 광풍으로 한국은 몸살을 앓았다.학생 직장인 너나 할거 없이 대부분 뛰어들었으며 빨리 시작한 사람들은 돈을 땄겠지만 그렇지 못하고 돈을 잃은 사람도 훨신 많기에 이러한 도박성을 가진 가상화폐의 경각심을 알리기위해 제작하게 되었다.

  리포트 | 16페이지 | 2,000원 | 등록일 2021.09.26

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  VHDL을 통해 구현한 Counter

  1.목적(Purpose)이번실습은 지난번 실습에서 배운 FlipFlop을 이용하여 3bit의 counter를 설계하는 실습이다. 유한상태기계(FSM)에 대한 개념을 알고, Moore machine과 Meanly machine의 작동방식을 알아보고, 차이점을 생각해 본다..

  리포트 | 14페이지 | 2,000원 | 등록일 2020.12.27

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  패리티 검사기 VHDL 설계

  ▣ 패리티 검사기 설계Ⅰ. 수행 및 제출(1)Ⅱ. 수행 및 제출(2)입력데이터결과000*************10110100100111111110패리티 검사기는 데이터 전송 시에 오류를 검사하기 위해 사용된다. 설계한 패리티 검사기는 입력 데이터의 ‘1’의 개수가 짝수..

  리포트 | 2페이지 | 1,500원 | 등록일 2022.05.26

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  수의 정렬 회로 VHDL 설계

  ▣ 수의 정렬 회로 설계Ⅰ. 수행 및 제출(1)Ⅱ. 수행 및 제출(2)Ⅲ. 수행 및 제출(3)[ⅰ. 결과 분석]는 수의 정렬 회로 시뮬레이션의 결과이다. a와 b에 입력한대로, seg와 select_seg에서 주어진 값들을 출력하는 것들을 확일 할 수 있었다.

  리포트 | 4페이지 | 2,500원 | 등록일 2022.05.26 | 수정일 2022.12.15

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  우선순위 인코더 VHDL 설계

  ▣ 우선순위인코더 설계Ⅰ. 수행 및 제출(1)입 력출 력d0d1d2d3d4d5d6d7abcV00000000xxx0100000000001x10000000011xx1000000101xxx100000111xxxx10001001xxxxx1001011xxxxxx101101xxx..

  리포트 | 4페이지 | 1,500원 | 등록일 2022.05.26

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  multiplexer(멀티플렉서) VHDL 실습보고서

  multiplexers-in-digital-logic/fundamentals of logic design, Charles, Larry L Kinney 7th3.Source & Results1)VHDL

  리포트 | 12페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

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  교통신호등 제어기 VHDL 설계

  VHDL 설계를 보면 각 정상 상태에 따른 시간이 constant로 부여되어 있고 만약 대기모드가 ‘1’일 경우 YY상태가 되고 그렇지 않을 경우 rising_edge를 주면 RG의

  리포트 | 4페이지 | 2,500원 | 등록일 2022.05.26 | 수정일 2022.12.15

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  10장 VHDL 설명 및 문법 예비

  10장, VHDL 설명 및 문법 예비보고서1. 목적가. VHDL의 특징과 설계기법에 대하여 학습한다.나. VHDL 설계를 위한 기본적인 문법을 학습한다.2. 이론가. ... VHDL의 역사VHDL은 상위의 동작 레벨부터 하위의 게이트 레벨까지 하드웨어 및 그 동작을 기술할 수 있도록 만들어진 하드웨어 기술 언어이다. ... VHDL 언어 자체의 복잡성② Full-custom 설계 방식에 비해 최적화된 설계가 어려움다.

  리포트 | 9페이지 | 1,000원 | 등록일 2021.01.06

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  VHDL을 통해 구현한 ShiftRegister 실습보고서

  VHDL Source그림11. 실습에 주어진 조건2-1)TestBench source그림12, 13. ... ko/q/4281774 동기/비동기 리셋fundamentals of logic design, Charles, Larry L Kinney 7th3.Source & Results1-1)VHDL

  리포트 | 16페이지 | 2,000원 | 등록일 2020.12.24

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  VHDL-1-가산기,감산기

  AND 게이트에 각각 넣어서 출력 Sum, Carry를 구한다.입력출력XYXOR(inst)000011101110입력출력XYAND(inst1)0000101001112.1 소스코드 설명(VHDL ... : Half_Adder port map(X, Y, temp1, temp2);HALF2 : Half_Adder port map(temp1, Ci, S, temp3);ORG : OR_VHDL ... component Half_Substractor isport(X, Y : in std_logic; D, B: out std_logic);end component;component OR_VHDL

  리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.03.29

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  VHDL_3_RAM,ROM,JK Flip Flop, Register

  실습제목: RAM, ROM1. 주제 배경 이론RAM(Random Access Memory)과 ROM(Read Only Memory)은 메모리의 일종이다. RAM은 읽기와 쓰기가 모두 가능한 메모리로 메인 메모리로 주로 사용되며 크게 플립플롭으로 구성되는 SRAM과 캐패..

  리포트 | 13페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.04.04

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  [논리회로설계실험]VHDL을 활용한 LCD설계

  /" http://www.digital-circuitry.com/Wordpress/hd44780-lcd-display-interfacing-with-altera-fpga-vhdl/ ... Source & Results1)VHDL Source2)TestBench Source3)Result wave시뮬레이션을 동작시킨후, 콘솔창에 run 2s를 입력하여 2초까지 동작시켰다 ... -VHDL로 LCD를 구동하기 Hyperlink "http://linkjapan.co.kr/shop/item/1408390/" http://linkjapan.co.kr/shop/item

  리포트 | 7페이지 | 2,000원 | 등록일 2021.06.26

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  [논리회로설계실험]VHDL을 활용한 Calculator 설계

  Source & Results1)VHDL Source1-1)Lcd_display1-2)lcd_test1-3)data_gen2)TestBench source3)Result wave7+

  리포트 | 17페이지 | 2,000원 | 등록일 2021.06.26

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  VHDL를 이용한 FPGA설계 레포트코드해석본

  VHDL CODE 및 핀 할당 ·································· 94. ... VHDL 코드 및 핀 할당library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL

  리포트 | 25페이지 | 2,000원 | 등록일 2021.09.26

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  VHDL 실습(8bit Counter, State Machine) 결과

  ☞ 이번에 설계한 8비트 카운터는 4비트 카운터 2개를 이용하여 구성하였다. 2개 중 왼쪽(앞쪽)에 있는 4비트 카운터의 Carry값이 1일 때만 동작하게 한다. 즉 오른쪽(뒷쪽) 4비트 카운터의 상태가 “1111”일 때 T가 1이 들어오면 Carry가 발생 해 다음 ..

  리포트 | 7페이지 | 1,000원 | 등록일 2021.01.06

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  [논리회로설계실험]VHDL을 통해 구현한 RAM

  1.목적(Purpose)이번실습은 ROM과 RAM의 차이에 대해서 알고, 실습으로는 RAM을 설계하는 실습이다. 이전에 배웠던 flipflop을 사용하여, RAM을 설계하고, 추가적으로 배열을 선언하는 방법, 그리고 type casting을 하는 방법들을 배워보고, 자..

  리포트 | 15페이지 | 2,000원 | 등록일 2021.06.26

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  [논리회로설계실험]VHDL을 활용한 CLOCK설계

  VHDL에서 코딩과정은 시간의 각 자리숫자를 하나씩 연산하여 나타내게 되는데, 각 자리 숫자가 나타나는 시간 간격이 매우 짧아(50us) 우리 눈에는 동시에 모든 자리 숫자가 연산 ... Source & Results1)VHDL Source2)Testbench Source3)Result wave이번 실습에서는 클럭수가 많기 때문에, 값이 바뀌는 부분들을 확대하여 기록하였습니다

  리포트 | 12페이지 | 2,000원 | 등록일 2021.06.26

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  VHDL코드를 이용한 4비트 감가산기 구현

  과제명Digicom V3.32와 quartusII를 이용한 4비트 감가산기 구현과목명디지털 시스템담당교수ooo 교수님기간-설계 배경디지털 시스템 수업시간에 익힌 내용을 토대로 quartus로써 vhdl ... 설계 목적- 디지털 시스템 수업시간에 익힌 내용을 이용하여 감가산기의 원리를 이해하고 VHDL code를 작성하여 설계한다. quartus 8.1를 이용하여 Digcom v3.2에 ... 경우에는 (-)부호도 출력④LED D3~D6에 결과값을 2진수로 표현해 출력⑤overflow가 발생시 LED D7에 불이 들어오고, underflow 시 D8에 불이 들어온다.결과VHDL

  리포트 | 8페이지 | 1,000원 | 등록일 2020.05.19

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