vhdl MEMORY 설계

소희짱

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최초 등록일: 2017.11.26
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본문내용

01 실습목적
Signal과 Variable의 차이점을 알고, Memory(ROM&RAM) 설계를 통하여 Variable 내용을 습득한다.

02 이론
① SIGNAL
SIGNAL name :type [range] [ := initial value]
Signal은 C언어의 글로벌 변수와 비슷한 개념이다. 회로의 내부-내부, 내부
- 외부 신호를 전달한다. Signal은 합성시 wire로 구성되면 각 부품의 연결에 사용되는 외적 변수이다.
회로의 순차코드 내부에서 사용될 경우 갱신이 즉각적이지 않다. 새로운 값의 갱신은 해당 Signal에서 값이 할당되는 process가 종결되는 시점에서 이뤄진다는 것이다. 즉, 이 말이 무슨 말인가 하면, 만약 clk의 Rising Edge에서 clk이 2일 때 flag의 값이 1일 경우 Signal은 한 클락이 밀린다는 얘기이다.
즉, 왼쪽 그림처럼 cnt가 2가 될 때가 아닌 3이 될 때 flag에 1이 저장된다는 말이다.

할당: <=
회로의 상호연결을 표현할 때 사용하며 코드 전체에서 사용 가능하다는 점이 C언어의 전역적 변수와 유사하다.

05 실습소감
이번 실습은 정말 간단해서 좋았다. 저번 주까지만 해도 너무 어려운 내용을 배우고 있는 것 같아 나의 한계에 대해 다시 생각하고 고민이 많았는데...

<중 략>

참고 자료

없음

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