VHDL의 기초 및 문법

소개글

VHDL의 여러가지 표현 및 문법
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목차

1.1 VHDL에 대하여
1.2 VHDL의 회로 설계 구조
1.3 VHDL의 어휘 요소와 구문
1.4 VHDL에서의 객체, 데이터형, 그리고 연산자
2.1 동작적 표현
2.2 데이터 플로우 표현
2.3 구조적 표현
2.4 Package와 Subprogram

본문내용

1.1 VHDL에 대하여
HDL과 PLD의 발전으로 디지털 시스템 개발의 변화를 주도하고 있다. HDL은 크게 VHDL과 verlog HDL이 널리 사용되고 있으며 PLD소자로는 소용량의 PAL, GAL에서 대용량의 GPLD, FPGA로 사용이 변화되고 있다.
VHDL은 디지털 시스템의 기능과 하드웨어적 특징을 알고리즘에서 게이트 레벨에 이르기까지 여러 레벨에서 디지털 시스템을 설계할 수 있도록 설계되었다. 이는 계층적으로 기술될 수 있으며 타이밍도 명시적으로 모델링 될 수 있는 장점이 있다.
VHDL은 병렬적 수행과 순차적 수행을 표현할 수 있다. 그리고 같은 기능의 중복 설계를 피하기 위하여 이미 설계된 부품을 컴포넌트로 선언하고 이를 연결함으로서 큰 디지털 시스템도 설계할 수 있고 시스템을 종합적으로 기술할 수 있으며 시뮬레이터를 이용하여 설계된 디지털 회로가 올바르게 기술되었는지 검증할 수 있다.
VHDL이 여러 HDL 중에서도 가장 광범위하게 사용되는 이유는
첫 번째, 정부와 업체의 지원을 받고 있다.
두 번째, 우수한 모델링 능력
세 번째, 특정 반도체 업체의 특정 기술이나 공정에 무관하게 사용할 수 있고 설계 과정의 여러 단 계에서 다양한 설계 도구가 사용될 수 있다. 또한 회로의 문서화가 용이하다.

1.2 VHDL의 회로 설계 구조
▶ 엔티티(Entity) - 가장 기본적인 회로 설계 단위로 entity 선언부, architecture body로 나누어 진다.
> 엔티티 선언(entity declaration)
- 인터페이스 포트를 통한 입출력 신호를 선언하며 이는 하드웨어 블록에 대한 입출력관점의 외부적 측면을 나타낸다.
> 아키텍처 몸체(architecture body)
- 하드웨어의 내부적 측면을 나타내며 동작과 메모리맵표현의 기술방법에 따라 동작적표현

참고 자료

없음