vhdl을 이용한 4비트 가감산기 설계(논리회로설계실험)

소개글

논리회로 설계실험 레포트 입니다.

A+자료 이며, 고찰 부분 정도만 본인에 맞게 수정하시면 될 듯 합니다.

목차

1. Purpose
2. Problem Statement
3. Sources & Results
< 실험에 대한 고찰 >

본문내용

1. Purpose
Full Adder 4개를 직렬로 연결하여 4-bit 감가산기를 설계한다. 설계를 통하여 감가산기 입력에 따른 출력 특성을 이해할 수 있다.

2. Problem Statement
4비트 감가산기를 설계하기 위해서 먼저 전가산기를 설계할 수 있어야 한다. 전가산기 설계 후 아래 그림과 같이 4개를 직렬로 연결하고, 모드입력 M에 따라 가산/감산 모드를 결정해야 한다. (M : 0 -> s = x + y, M : 1 -> s = x - y)

4비트 감가산기를 설계하기 이전에 전가산기를 설계하였다. 자일링스 프로그램을 이용, 입력변수를 x, y, ci로 하고 출력변수를 s, co로 하였다.
여기서 s <= x xor y xor ci;
co <= ( x and y ) or ( x and ci ) or ( y and ci );
를 이용하여 전가산기 동작을 구현하였다. 그 후 New project메뉴를 통해 4비트 감가산기 설계 코드를 작성하였다. 입력변수에 m을 추가하여 x, y, m, ci를 입력변수로 놓고, s, co를 출력변수로 놓았다. 그리고 x, y, s에 (3 downto 0);라는 명령어를 붙여 4비트 입출력을 요한다는 것을 명시하였다. 그 후 component 명령어를 사용하여 앞서 설계한 전가산기를 4비트 감가산기 코드에 component 하였다.
4비트 감가산기 설계 이후 testbench 코드를 이용하여 예제에 제시되어 있는 10가지 경우의 수를 대입하였다. 자세한 것은 아래의 소스 및 결과값을 통해 보이겠다.

3. Sources & Results
<전가산기 소스>

참고 자료

없음