"VHDL 설명" 검색결과 1-20 / 233건

• 

  10장 VHDL 설명 및 문법 예비

  10장, VHDL 설명 및 문법 예비보고서1. 목적가. VHDL의 특징과 설계기법에 대하여 학습한다.나. VHDL 설계를 위한 기본적인 문법을 학습한다.2. 이론가. ... RTL 형태를 사용하여 VHDL의 순차문을 주로 사용하여 표현하는 기법이다.3) 구조적 모델링기법설명3가지 모델링 기법 중 하드웨어에 가장 가까운 모델링 기법을 의미한다. ... VHDL에 의한 설계 단계별 문법 설명1) 엔티티 선언- 하드웨어 블록의 이름과 입출력포트 선언프로세스의 입출력과 같이 전체의 회로에서 단지 하나만이 존재하며 하나의 엔티티가 가지는

  리포트 | 9페이지 | 1,000원 | 등록일 2021.01.06

  다운로드 장바구니
• 

  VHDL DFF소스,시뮬레이션,설명

  DFF with Asynchronous RESET VHDLcontentsDFF source - d, rst , clk 은 1bit 입력 - q 는 1bit 출력 DFF 은 rst , clk 의 값은 출력 q 에 영향을 미친다 . - process 사용DFF source..

  리포트 | 10페이지 | 1,000원 | 등록일 2014.12.18

  다운로드 장바구니
• 

  VHDL updowncounter소스,시뮬레이션,설명

  3 BIT_UPDOWN COUNTER WITH SYNCHRONUS RESET VHDLcontents1bit_dff Source In put : clk , reset, d Out put : q IF SYNCHRONUS RESET 은 clock 의 positive edge..

  리포트 | 9페이지 | 1,000원 | 등록일 2014.12.18

  다운로드 장바구니
• 

  [대충] 예비 VHDL 설명 및 문법

  디지털공학실험(예비보고서)실험 : VHDL 설명 및 문법1. 실험 목적VHDL의 특징과 설계 기법에 대하여 학습하고, 설계를 위한 기본적인 문법을 학습한다.2. 실험 이론가. ... VHDL에 의한 설계 단계별 문법 설명①엔티티 선언-하드웨어 블록의 이름과 입출력 포트 선언②아키텍쳐 몸체 선언-하드웨어 내부를 표현한다.③프로세서문④순차문? ... -예비보고 사항 ①, ② 모두 위의 실험이론에서 설명을 하였기에 생략하겠습니다.4.

  리포트 | 3페이지 | 1,000원 | 등록일 2015.01.17

  다운로드 장바구니
• 

  [대충] 결과 VHDL 설명 및 문법

  디지털공학실험(결과보고서)실험 : VHDL 설명 및 문법◆실험가. NOT gate 실습나. NAND gate 실습다. ... 처음 VHDL을 사용해봤고 프로그램을 만드는 것도 생소하였기에 익숙하지 않아 시간이 제법 오래 걸렸습니다. ... XOR gate 실습◆검토 및 고찰VHDL의 특징과 설계 기법에 대하여 학습하고, 설계를 위한 기본적인 문법을 학습했습니다.

  리포트 | 4페이지 | 1,000원 | 등록일 2015.01.17

  다운로드 장바구니
• 

  VHDL 디지털 시계(소스,시뮬레이션,설명)

  d gital clock 2vIndex Clk_div Dclk_2v Bcd_seg dclk waveformclok div Generic 을 이용하여 n 을 99 로 정의한다 입력 : clkin 출력 : clkout Clkin 에 의해서 clkout 값이 영향 받음 Cl..

  리포트 | 16페이지 | 1,000원 | 등록일 2014.12.18

  다운로드 장바구니
• 

  VHDL 4bit-fulladder소스,시뮬레이션,설명

  4- BIT FULL ADDER VHDLcontents1bit-Fulladder source 1bit_fulladder Design name = fadder x, y,z = input s, c = out put s = x ⊕ y ⊕ z c = xy + yz + xz4b..

  리포트 | 10페이지 | 1,000원 | 등록일 2014.12.18

  다운로드 장바구니
• 

  [토끼] 10진 카운터 VHDL 구현 및 합성, 분석 _ 상세 설명, 코드 기재

  우리가 이번시간에 확인하고자 하는 글리치 현상은 훨씬 줄일 수 있을 것이고 시뮬레이션 프로그램에 설정된 파라미터도 좀더 개선되어 질거라 생각된다.(1-1) 10진 카운터의 구현 - Vhdl

  리포트 | 16페이지 | 5,000원 | 등록일 2013.01.16 | 수정일 2020.07.13

  다운로드 장바구니
• 

  신호등설계 VHDL 설명과주석포함

  VHDL로 설계한 신호등 입니다각 주석이 달려있고설명을 위한 PPT입니다.4방향 교차로 신호등 4개를 가지고 있는 신호등

  리포트 | 5,000원 | 등록일 2008.02.21 | 수정일 2014.07.02

  다운로드 장바구니
• 

  [디지털시스템]디지털 시계의 VHDL Code 구현 및 설명 (스톱위치, 시간세팅, 시간) & MAX PLUS 2 사용법 설명,

  - DIGITAL WATCH SYSTEM 의 버튼 별 역할 및 기능 설명. - DIGITAL WATCH 설명 및 VHDL CODING 및 각 CODE 별 설명. ... DIGITAL WATCH SYSTEM 설계 - DIGITAL WATCH SYSTEM 의 설명 및 상태도 설명. ... - DIGITAL WATCH VHDL CODING 에 대한 결과 SIMULATIONDIGITAL WATCH SYSTEM VHDL CODE 일부.-- 1] TIME_MODE PART

  리포트 | 23페이지 | 1,500원 | 등록일 2006.01.13

  다운로드 장바구니
• 

  9장 VHDL 설계 툴 사용법 예비

  Xilinx VHDL 프로그램을 다운로드하여 설치하고 주의 할 점을 조사하고 설명하라.☞ Xilinx VHDL 프로그램을 다운로드하기에 앞서 회원가입도 해야 되고 라이센스도 받아야 ... Xilinx VHDL 프로그램에 대하여 조사하고 설명하라.☞ VHDL(VHSIC Hardware Description Language)은 디지털 회로 및 혼합 신호(mixed-signal ... 9장, VHDL 설계툴 사용법 예비보고서1. 목적가. VHDL의 설계 툴 중 하나인 Xilinx VHDL의 설치법을 익힌다.나.

  리포트 | 16페이지 | 1,000원 | 등록일 2021.01.06

  다운로드 장바구니
• 

  Mux&Decoder2차레포트 디지털회로설계

  REPORT기본로직 설계 및 시뮬레이션 검증제출일2020전 공전자공학과 목디지털회로설계학 번.담당교수.이 름.제 1장 서론1-1 1차 레포트의 필요성 및 목적1-2 오늘 실습내용의 이론 설명제 ... 1x2 Demux Schematic , VHDL(4) 2x4 Decoder Schematic , VHDL(5) FND Decoder VHDL을 Schematic과 VHDL 설계하고 ... 2장 각각의 schematic디자인, VHDL디자인(1) 1비트 2x1 Mux Schematic , VHDL(2) 2비트 2x1 Mux Schematic , VHDL(3) 1비트

  리포트 | 15페이지 | 2,000원 | 등록일 2022.01.05

  다운로드 장바구니
• 

  A+학점인증 디지털시스템설계 과제3 보고서 묵찌빠 게임 State Machine Design(코드, 설명 포함)

  목표- 아래와 같은 조건의 묵찌빠게임을 State machine으로 설계하고 VHDL을 이용하여 구현할 수 있다.

  리포트 | 11페이지 | 4,000원 | 등록일 2021.04.07

  다운로드 장바구니
• 

  논리회로실험(VHDL 및 FPGA실습) 이론 및 실험결과 레포트

  이에 대해서는 뒤에 Result analysis에서 설명하도록 하고 정확한 값이 나오지 않는 부분에 대해 올바른 값이 나올 수 있도록 위의 4 bit 가/감산기에서 Full adder를 ... PurposeXilinx프로그램과 VHDL code를 이용해 기초적인 조합논리회로와 4 bit full adder & subtracter를 설계해 본다. ... 이를 통해 Xilinx프로그램과 VHDL code에 대해 익히고 4 bit full adder & subtracter의 작동원리에 대해 알아본다.2.

  리포트 | 53페이지 | 8,000원 | 등록일 2022.01.25 | 수정일 2022.02.08

  다운로드 장바구니
• 

  디지털시스템설계실습 논리게이트 결과보고서

  그 이유는 설명하라.답 ) (1을 5V, 0을 0V 라고 가정한다.) ... 이때 다음과 같이 Verilog 또는 VHDL 템플릿에 따라 설계한다.2.연습문제1번 다음 그림과 같은 회로에 대해 답하라. ... 표현하라.2번 다음 회로에 대한 논리식을 세우고, 진리표를 작성한 후 Verilog 또는 VHDL로 표현하라.X = (A+B)’Y = (C’+B)’Z = ((A+B)’(C’+B)’

  리포트 | 6페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  이 방식은 우리가 c언어에서 코딩이 순차적으로 수행이 되는 것을 생각하면 된다.하지만, 두 번째 경우는 수행이 non-blocking으로 이루어진다.설명하자면, a에 b라는 값이 10ns후에 ... 1]Verilog과 VHDL은 electronic chip용 프로그램을 작성하기 위한 용어이다. ... /technology/difference-between-verilog-and-vhdl/" http://www.differencebetween.net/technology/difference-between-verilog-and-vhdl

  리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

  다운로드 장바구니
• 

  VHDL-1-가산기,감산기

  이렇게 NOT을 구현하고 Carryin에 M을 연결해서 1일 경우 회로에 1이 더해지도록 한다.2.2 소스코드 설명(VHDL)소스코드설명library ieee;use ieee.std_logic ... (VHDL)소스코드설명library ieee;use ieee.std_logic_1164.all;entity Half_Adder isport( X : in std_logic;Y : in ... : Half_Adder port map(X, Y, temp1, temp2);HALF2 : Half_Adder port map(temp1, Ci, S, temp3);ORG : OR_VHDL

  리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.03.29

  다운로드 장바구니
• 

  A+학점인증 디지털시스템설계 과제2 보고서 Combinational Logics(코드, 설명 포함)

  Write a VHDL program of 74X381.2. ... Write a structural VHDL program of the blackbox.4. ... 목표 - 주어진 논리 회로에 대해 VHDL프로그램을 이용하여 설계하고 test bench를 이용하여 시뮬레이션을 하여 결과를 확인할 수 있다.1.

  리포트 | 8페이지 | 3,000원 | 등록일 2021.04.07

  다운로드 장바구니
• 

  Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 NAND2,NOR2.X

  HDL은 단어와 기호를 사용하여 회로를 설명할 수 있으며, 개발 소프트웨어는 원하는 기능을 구현하기 위해 텍스트 설명을 FPGA에 로드된 configuration data 로 변환할 ... 다양한 HDL이 존재하지만, verilog hdl 과 VHDL이 FPGA과 함께 널리 쓰인다. ... -Test benchtest bench 란 VHDL을 이용하여 서술한 하드웨어의 정상동작을 확인하기 위한 검증환경이다. 실제환경에서, 그들은 충분하지 않다.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.06.20

  다운로드 장바구니
• 

  서울시립대 전자전기설계2(전전설2) 3주차 사전보고서

  기반으로 하는 언어, 대소문자를 구분하지 않음, 현장 설계 기능 게이트 어레이 및 집적회로와 같은 디지털 및 혼합 신호 시스템을 설명하기 위해 전자 설계 자동화에 사용되는 언어, ... -요약 : Verilog가 VHDL보다 문법적으로 자유롭고, 쉬우나, 복잡한 작업에서는 VHDL이 더 유리함.2. ... Verilog HDL과 VHDL의 장단점Verilog HDL : C를 기반으로 하는 언어, 대소문자를 구분함, 전자시스템을 모델링하는데 사용되는 언어, VHDL보다 약한 형식, 패키지

  리포트 | 8페이지 | 1,500원 | 등록일 2019.10.13

  다운로드 장바구니