"VHDL설계및실습" 검색결과 1-20 / 161건

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  VHDL을 이용한 다양한 플립플롭 및 카운터설계, 실습

  실습명 : 4주차 VHDL 실습2. ... VHDL 및 실습ReportSR F.F.~12진 카운터제출일2013년 4월 1일최종기한2013년 4월 1일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름우 경 ... 실습 및 시뮬레이션(1) SR F.F.

  리포트 | 22페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  VHDL을 이용한 Mux, Demux, incoder, decoder, FND 설계 및 실습

  VHDL 및 실습ReportMux ~ FND의 설계 및 실습제출일2013년 3월 25일최종기한2013년 3월 25일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름우 ... 실습 및 시뮬레이션(1) 1비트 2x1 Muxa. Schematic으로 설계b. ... 실습명 : 3주차 VHDL 수업 실습2.

  리포트 | 16페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  VHDL실습 16진, 10진, 3진(5-6-7), 12진(2-13)카운터 설계 및 구현

  VHDL 및 실습카운터 설계 및 시뮬레이션1.서론 및 배경이론(1) SR-F/FSR플립플롭의 회로는 다음과 같이 NAND게이트 두 개로 이루어져있다. ... 또, 플립플롭을 통과할 때 마다 지연되어 필요 없는 값이 생기게 된다.2.실습 내용(1) 16진 카운터클락의 rising edge에서 값이 변하는 카운터를 설계해 보았다. 16진 카운터 ... 이대로 진행한다.내가 설계한 칩의 위치를 확인 할 수 있다.RTL viewer를 통해 16진 카운터가 다음과 같이 설계되었음을 확인 할 수 있다.LED3부터 차례대로2 ^{0},2

  리포트 | 17페이지 | 2,000원 | 등록일 2019.04.20

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  [모터] 스텝 모터 의 기능 및 장단점 설계 실습(VHDL)

  정지 시에 높은 유지토크로 위치를 유지할 수 있으며, 기동 및 정지 응답성이 양호하다. ... ) p.6end case; end if; end if; end if; end process; p3: process(state) begin case state is소스(VHDL이용) ... (공장내의 로봇 등에 활용)소스(VHDL이용) p.1library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all

  리포트 | 21페이지 | 1,000원 | 등록일 2005.07.19

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+

  실습 3: 행위수준 모델링을 이용하여 2-input AND 게이트 설계d. 실습 4: 2-input XOR 게이트 설계e. ... 실습 1: bit operators를 이용하여 2-input AND 게이트 설계b. 실습 2: Gate Primitive를 이용하여 2-input AND 게이트 설계c. ... VHDL을 공학자(특히 미국 대학 교수)들이 개발함으로 인해 이 언어 자체가 문학성, 학문성 및 진보성을 밖에 안된다.

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  Mux&Decoder2차레포트 디지털회로설계

  REPORT기본로직 설계 및 시뮬레이션 검증제출일2020전 공전자공학과 목디지털회로설계학 번.담당교수.이 름.제 1장 서론1-1 1차 레포트의 필요성 및 목적1-2 오늘 실습내용의 ... 설계하고 DE2 보드로 작동하기제 3장 요약 및 결론레포터의 목적(1) 1비트 2x1 Mux Schematic , VHDL(2) 2비트 2x1 Mux Schematic , VHDL ... DE2작동 사진은 역시 없다.제 3장 요약 및 결론이번에 처음으로 스위치 제어를 통해 무언가 결과가 나타나는 5가지 실습을 진행하였고 보드에 적용 시켜보았다.실습을하다 schematic

  리포트 | 15페이지 | 2,000원 | 등록일 2022.01.05

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  전감산기 verilog 설계

  Schematic 설계 회로를 나타내라.Verilog, VHLD설계1.전감산기를 Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라.시뮬레이션 및 실행 ... 또한 이 실습을 통해서는 if~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다.실습 내용실습결과논리식1. ... 전감산기 설계 과정을 통해 조합논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다.

  리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

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  디지털시스템설계실습 전감산기 결과보고서

  Verilog 또는 VHDL로 설계한 전감산기를 컴파일 및 시뮬레이션하고, 시뮬레이션 결과를 진리표와 비교한 후 다음에 나타내라.연습문제2. ... 디지털시스템 설계 실습 2주차 결과보고서학과전자공학과학년3학번성명※전감산기 설계(진리표. 논리식. 동작표현)1. 전감산기 연산은 다음과 같다. ... 전감산기에 대해서 복습함과 동시에 VHDL로 설계하는 여러 방법들을 배울 수 있는 시간이었다.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.04.16

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  디지털 시계 실습 vhdl 레포트 (12,60진 카운터)

  HDL및 실습-component 문을 이용한 시계 설계-목차———————————————MUX 2x1 component------------------------------------ ... FND의 출력은 7비트를 할당해야 하므로 (6..0)으로 설정한 것을 볼 수 있다...실습 결과DE2 보드를 이용한 결과 및 문제점의 해결방안처음 DE2 보드에 sof 파일을 넣었을 ... 시계이론적 배경Vhdl를 이용해 디지털 시계를 구성하기 위해 component 문을 활용하여 설계를 하게 되었다.

  리포트 | 19페이지 | 2,000원 | 등록일 2020.10.05

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  서울시립대 전전설2 Lab-03 예비리포트 (2020 최신)

  시뮬레이션 및 장비 동작 테스트를 하는 실습이다. ... [실습 2]부터는 모듈 작성 이후 시뮬레이션 및 combo 동작 테스트는 상기 [실습 1]의 과정과 동일하게 진행한다. ... 배경이론 및 사전조사HDL 기반 설계 방식은 크게 두 가지가 있다.

  리포트 | 13페이지 | 1,500원 | 등록일 2021.09.10

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  [인하대 전자기초디지털논리설계]VHDL을 이용한 4bit Full Adder 설계

  전자기초디지털논리설계 10장 과제1. 실습 제목ModelSim을 이용한 VHDL 실습 과제2. ... 결론 및 고찰: 이번 실습을 통해 수업 시간에 배운 1bit full adder, 4bit full adder를 코드로 구현하고 test bench 코드의 시뮬레이션 파형이 이론대로 ... 실습 결과1bit full adder를 먼저 설계한 다음 1bit full adder 4개를 연결하여 4bit full adder를 설계하였다.1) 1bit Full Adder의 원리

  리포트 | 4페이지 | 1,500원 | 등록일 2022.03.14

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  서울시립대 전자전기설계2(전전설2) 3주차 사전보고서

  기반으로 하는 언어, 대소문자를 구분하지 않음, 현장 설계 기능 게이트 어레이 및 집적회로와 같은 디지털 및 혼합 신호 시스템을 설명하기 위해 전자 설계 자동화에 사용되는 언어, ... 2019년 전자전기컴퓨터설계실험23주차 사전보고서1. ... -요약 : Verilog가 VHDL보다 문법적으로 자유롭고, 쉬우나, 복잡한 작업에서는 VHDL이 더 유리함.2.

  리포트 | 8페이지 | 1,500원 | 등록일 2019.10.13

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  ROM&RAM 설계

  HDL및 실습-Signal/Variable, ROM&RAM 설계-목차———————————————Signal 과 Variable------------------------------- ... 설계-----------------------------------------------------p.8이론적 배경VHDL를 이용한 코드출력 결과RAM 설계 ------------- ... --p.4Shift RegisterSignal을 이용한 설계Variable를 이용한 설계새로운 변수 타입 지정(TYPE)-배열------------------p.7이론적 배경ROM

  리포트 | 14페이지 | 1,500원 | 등록일 2020.10.05

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  서울시립대학교 전전설2 3주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

  Materials & Methods (실험 장비 및 재료와 실험 방법) ‥ 8가. ... Materials & Methods (실험 장비 및 재료와 실험 방법)가. ... Data analysis (compare results, reasons of error)1) 실습 12-input AND Gate를 bit operators를 활용하여 설계하는 실습이었다

  리포트 | 23페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  Materials & Methods (실험 장비 및 재료와 실험 방법) ‥‥ 8가. ... Materials & Methods (실험 장비 및 재료와 실험 방법)가. ... (핀은 and게이트 실습과 같은 Button SW와 LED를 사용)i) bit operatorsii) Gate Primitiveiii) Behavioral modeling(5) Lab

  리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  우선순위 인코더 verilog 설계

  제목인코더 설계실습 목적및 배경인코더는 2^n개의 입력을 받아서 인코딩된n개의 출력을 발생시킨다. ... .우선순위 인코더를Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라. ... 따라서 이번 실습에서는 두 개 이상의 입력이 ‘1’ 일 때 우선순위에 의해 하나의 입력에 대한 인코딩 결과를 출력하는 우선순위 인코더를 설계해본다.실습 내용실습결과진리표 작성과Schematic설계입력출력d7d6d5d4d3d2d1d0a2a1a0V00000000xxx00

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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  (완전 세세한 정리, 끝판왕) 시립대 전전설2 예비레포트 3주차 Lab03 Introduction to Verilog HDL

  두개의 차이점은 Verilog는 전자 시스템을 모델링하는 데 사용되는 HDL이며 VHDL은 현장 설계 가능 게이트 어레이 및 집적 회로와 같은 디지털 및 혼합 신호 시스템을 설명하기 ... 전자전기컴퓨터공학부 설계 및 실험2Pre La-03Introduction to Verilog HDL실 험 날 짜학 번이 름목차1. ... 통한 and[실습 4]: Two-input XOR 게이트를 아래의 세가지 방법으로 각각 설계하고, 시뮬레이션으로 확인 후 장비를 이용하여 동작을 시험하시오.

  리포트 | 17페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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  [A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 1 실험결과보고서

  관련 이론ü Verilog HDL과 VHDL- FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어- IEEE 1364로 표준화되어있으며 회로 설계, 검증, ... 가장 정확하고 쉽게 설계하는 데에 있어서 좋다. ... 가상으로 시험하는 Test bench로 구성되어 있다.- Module 단위로 설계한다.ü HDL Design level- 각 설계 레벨에 우열은 없으며, 상황에 맞는 사용이 이루어져야

  리포트 | 4페이지 | 2,500원 | 등록일 2023.02.28

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  디지털시스템설계실습 우선순위인코더 결과보고서

  디지털시스템 설계 실습 3주차 결과보고서학과전자공학과학년3학번성명※ 인코더 설계1. 우선순위 인코더는 입력에 우선순위를 주어 우선순위가 높은 입력만 인코딩하는 인코더이다. ... 설계된 우선순위 인코더를 컴파일 및 시뮬레이션하고 시뮬레이션 결과를 앞에서 작성한 진리표와 비교하라.연습문제1. ... 표의 진리표를 이용해 우선순위 인코더를 Verillog 또는 VHDL로 설계하라. 이때if~else(Verillog) 또는 if~end if(VHDL) 형식을 사용한다.2.

  리포트 | 3페이지 | 1,500원 | 등록일 2021.04.16 | 수정일 2024.01.29

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(결과) / 2021년도(대면) / A+

  실험 장비 및 재료가. 실험 장비HBE Combo-II SE3. ... Result(1) [실습 1] bit operators를 이용하여 2-input AND 게이트 설계Source codeTestbenchPin testbench 시뮬레이션 결과 설계한 ... VHDL: 미 전기학회(IEEE) 표준 HDL, 엄격한 문법- 미국 국방성을 중심으로 1987년 표준화되었다.

  리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16

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