"아주대 논리회로설계" 검색결과 1-20 / 26건

• 

  아주대학교 논리회로 / VHDL 설계 과제 보고서 (4 bits Gray to Binary code conversion)

  논리회로 설계 내용 및 동작 원리 설명A) 알고리즘4비트 그레이 코드를 4비트 2진 코드로 변환 하 는 일반적인 알고리즘은 다음과 같다 .1. 4비트 그레이코드를 입력한다.2. ... 하지만 본 과제에서는 최소식을 통한 회로 구성을 요구한다. 따라서 위의 경우와는 달리, 최소식을 이용해 SOP 방식으로 회로를 구성해야 한다.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.05.29 | 수정일 2020.06.05

  다운로드 장바구니
• 

  (A+/이론/예상결과/고찰) 아주대 논리회로실험 설계계획서

  전문분야에서 발전하도록 도우며, 이 윤리 헌장을 준수하도록 지원한다.위 IEEE 윤리헌장 정신에 입각하여 report를 작성하였음을 서약합니다.학 부: 전자공학부제출일:과목명: 논리회로실험교수명 ... :조교명:분 반:학 번:성 명:전자공학부FPGA를 이용한 Up-Down Counter, Timer 설계1) 설계목표1-1. ... 카운터에 반전 기능(남은 수만큼 거꾸로 새는)을 추가하여 설계한다.2-2. 5분 타이머에 반전 기능(남은 시간만큼 거꾸로 새는)을 추가하여 설계한다.3.

  리포트 | 3페이지 | 1,500원 | 등록일 2021.10.24

  다운로드 장바구니
• 

  (A+/이론/예상결과/고찰) 아주대 논리회로실험 설계결과보고서

  세부 회로1) CLOCK Divider 우리가 사용한 FPGA에는 50MHz를 기본 주파수로 출력하는 내부 핀이 있다. ... 1) 설계목표 1. FPGA를 이용하여 5분 타이머를 설계한다. ... FPGA를 통해 설계한 타이머를 구현한다. 4. FPGA를 능숙하게 다룰 줄 안다.2) 설계 유의점 1.

  리포트 | 10페이지 | 1,500원 | 등록일 2021.10.24 | 수정일 2021.10.26

  다운로드 장바구니
• 

  아주대학교 논리회로 실험 설계 예비보고서

  논리회로 실험설계설계주제:스톱워치목차1. 설계 목표2. 동작 조건3. ... part(4) Segment output control part(5) Switch part(6) 총 설계 회로5. ... 설계 목표- FPGA를 사용하여 자유 주제로서 스톱워치를 설계한다.

  리포트 | 10페이지 | 2,000원 | 등록일 2016.06.14

  다운로드 장바구니
• 

  아주대학교 논리회로실험 설계 에비보고서

  Part별 설계 회로 분석[Switch Part] : Start/Stop 버튼오른쪽의 회로에서 각각의 두 버튼에 JK플립플롭을 사용하였다. ... 하지만 설계시 제한점으로, 오직 7개의 line밖에 사용할 수 없음을 유념해야 한다. 여기서는 74151 MUX를 이용해 보기에 간단한 회로를 구성하기로 하였다. ... [설계 Project. Up/Down Counter 설계]? 실험 목적- FPGA를 이용하여 Up ? Down Counter를 설계한다.? 작동 원리 설명1.

  리포트 | 6페이지 | 1,500원 | 등록일 2016.06.16

  다운로드 장바구니
• 

  아주대학교 논리회로 설계 과제 Key Pad 자물쇠

  문제 분석 & 설계 방향1) 비밀번호를 입력하여 문을 열어야 하므로 비밀번호 저장에 관하여 생각해 보았다. vhdl 책을 구하여 저장기능 리 있는 기억소자 회로에 대하여 조사해 보았으나 ... “0”)비밀번호 오류 여부 (비밀번호 5개가 모두 맞으면 “0”, 한 개라도 틀린다면 “1”)이렇게 입력을 받아서 비밀번호 모두 맞아야만 문이 열리는 Key Pad 자물쇠 코드를 설계한다 ... 연결하려는 생각을 하였다. 4) 위의 방법으로 코드를 짜는 것 보다 더 편한 방법에 대하여 생각해 본 결과 단순히 IF문 1개만을 사용하여 코 드를 작성해도 문제가 없을 것으로 판단하여 설계시작

  리포트 | 4페이지 | 1,500원 | 등록일 2013.11.28

  다운로드 장바구니
• 

  아주대 논리회로실험 설계 프로젝트 결과보고서

  Part별 설계 회로 분석[Switch Part] : Start/Stop 버튼오른쪽의 회로에서 각각의 두 버튼에 JK플립플롭을 사용하였다. ... 이론적으로 설계를 한 이 회로에 문제가 있는지는 컴파일을 통해서 확인을 할 수 있었다. ... [설계 Project. Up/Down Counter 설계]? 실험 목적- FPGA를 이용하여 Up ? Down Counter를 설계한다.? 작동 원리 설명1.

  리포트 | 8페이지 | 2,000원 | 등록일 2016.06.16

  다운로드 장바구니
• 

  아주대학교 논리회로 설계 과제 1. 7 Segment Decoder vhdl

  -7 Segment decoder를 이용해 학번을 출력-설계 방식은 if, case, with ~select, when 등을 택해서 설계-Block diagram이나 Structure

  리포트 | 11페이지 | 1,500원 | 등록일 2013.11.28

  다운로드 장바구니
• 

  아주대 논리회로실험 설계 프로젝트 예비보고서(Stop Watch)

  있어서 Latch는 하나 이상의 비트를 저장하기 위한 디지털 논리회로를 말한다. ... 않다가 카운팅을 멈추면 비로소 1의 값을 가지게 되어 그 때 reset 버튼을 누르면 둘 다 1의 값을 가지게 되어 clear 단자가 작동한다.3) 래치 (D Latch): 디지털 논리회로에 ... 설계 목적- FPGA를 이용하여 Stop Watch를 구현해보는 것이다.

  리포트 | 7페이지 | 3,000원 | 등록일 2015.11.28

  다운로드 장바구니
• 

  아주대 논리회로 프로젝트1 이름학번 출력 VHDL 설계

  논리회로 V H D L 프로젝트 과제목 차1. 프로젝트 문제 (설계 조건)2. 프로젝트 문제 분석 (설계 예상 방향)3. 소스 코드4. Testbench 코드5. ... XST로 합성한 RTL 회로7. 고찰8. 추가적인 설계 Ⅰ: 다른 방식의 설계 (입력이 ASCII CODE)9. ... 그리고 Xilinx 프로그램의 기능 중 synthesize - XST 기능을 이용하여 내가 코딩한 파일을 실제 회로로 합성하여 볼 것이다.

  리포트 | 18페이지 | 4,500원 | 등록일 2014.10.04 | 수정일 2018.12.02

  다운로드 장바구니
• 

  아주대 논리회로실험 설계 8by8 multiplier 결과보고서

  논리회로실험 결과보고서논리회로 실험 설계1. ... 즉, 충분히 큰 n에 대해, karatsuba(카라슈바) 알고리즘은 고전적cation- multiplication using fft- 결론우선 기본적인 곱셈 알고리즘에 대해서는 논리회로 ... 이러한 상황을 피하기 위해 IEEE 대분분 설계자들의 필요를 만족하는 9개의 값 논리 시스템과 한께 1164 표준 논리 패키지를 개발하였다.

  리포트 | 18페이지 | 1,000원 | 등록일 2013.11.29

  다운로드 장바구니
• 

  [보고서+소스코드]아주대 논리회로실험 기말프로젝트 VHDL 신호등 설계(Traffic Lights) 보고서

  세부적인 계획은 우선 주어진 기본 신호등 동작 소스를 완벽히 이해하여 그것들을 응용하여 우리가 만들고자 하는 추가적인 기능들을 설계할 것이다.

  리포트 | 30페이지 | 3,800원 | 등록일 2014.10.04 | 수정일 2017.08.03

  다운로드 장바구니
• 

  [아주대학교 A+] 논리회로 기말고사 족보

  ](2) 이 논리함수를 minimal 2-level NOR-NOR 회로로 설계하시오. [10점]2. ... 논리함수 F(A,B,C,D) = A'C'D + A'B'D + BD' 을 2-level NAND-NAND 회로로 설계하였다. ... 논리함수 F = A'C'D + A'B'D 에서 AD=1이 되는 입력은 발생하지 않는다.(1) 이 논리함수를 minimal 2-level NAND-NAND 회로로 설계하시오. [10점

  시험자료 | 1페이지 | 2,000원 | 등록일 2023.07.04 | 수정일 2024.01.24

  다운로드 장바구니
• 

  VHDL STOPWATCH 설계보고서, QUARTUS STOPWATCH 설계보고서

  VHDL 이용한 STOPWATCH 설계 과제1.설계 목적-VHDL사용법과 VHDL의 코드구조인 계층구조를 익히고 설계해본다.2.설계과정≪ VHDL 소스코드를 계층 구조로 표현하기 위한

  리포트 | 16페이지 | 5,000원 | 등록일 2014.02.28

  다운로드 장바구니
• 

  아주대 논리회로 VHDL 두 번째 과제 door lock

  (1) 문제 설명 및, 예상결과. 설정한 비밀번호가 5017인데, 입력한 비트 4비트 4개와 각 자리의 비밀번호를 비교해봐서 같으면 wrong이 0이 출력이 되고, 다르면 1이 출력이 된다.5017의 값을 넣지 않는 이상 wrong이 1이 하나라도 존재할 것이며, 따..

  리포트 | 3페이지 | 4,000원 | 등록일 2014.03.23

  다운로드 장바구니
• 

  아주대 논리회로 VHDL 첫번쨰 과제 자판기

  첫 번째 과제는 자판기를 금액으로 표시하는 것으로써, 각 세그먼트 당 8bit 출력으로 만들었고 출력을 결정하는 입력을 4-bit로 표현하였다. 4-bit로 표현했으므로, 0~15까지 값을 결정해줄 수 있는데, 우리가 표현할 숫자는 0~9 까지이므로, 10~15까지는 ..

  리포트 | 4페이지 | 4,000원 | 등록일 2014.03.23

  다운로드 장바구니
• 

  가천대 소프트웨어학과 전공사

  단과대학으로 최초로 소프트웨어학과를 설립하고 2010년 “교육 특성화”학과로 소프트웨어 설계∙경영학과를, 2011년 성균관대가 소프트웨어학과를, 2012년 아주대가 소프트웨어융합학과 ... 가장 먼저 소프트웨어 관련 학과를 설립한 우리 가천대학교에서는 학과의 “소프트웨어 교육 혁신”노력으로 2014년에는 교육부 “소프트웨어 특성화”학과로 선정되었고, 2015년에는 가천대가 ... 컴퓨터는 덧셈, 뺄셈의 사칙연산과 논리합, 논리곱 등의 논리연산을 연속적으로 처리할 수 있는데, 계산이 가능하도록 고안된 장치 자체를 ‘하드웨어(hardware), 이 장치에 특정

  리포트 | 5페이지 | 1,000원 | 등록일 2019.06.26

  다운로드 장바구니
• 

  논리회로실험 설계 보고서

  VHDL은 동기식뿐 아니라 비 동기식 순차 회로 구조도 처리한다.5. 한 설계에 대한 논리 연산 및 타이밍 동작은 시뮬레이션 될 수 있다.2. ... 1 논리회로실험설계과제·REPORT전자공학도의 윤리 강령 (IEEE Code of Ethics)`(출처: http://www.ieee.org)나는 전자공학도로서, 전자공학이 전 세계 ... 이형은 0과 1 뿐만 아니라 실제 논리 회로에서 논리 신호를 시뮬레이션하는 데 유용하다고 알려진 7개의 다른 값들도 포함한다.std_logic_vector전형적인 VHDL 프로그램에서

  리포트 | 24페이지 | 4,000원 | 등록일 2013.11.25 | 수정일 2013.11.28

  다운로드 장바구니
• 

  논리회로실험 예비4

  74HC138 디코더 칩은 3X8, 3개의 입력과 8개의 출력으로 되어있고, 각각의 출력은 3입력 변수의 최소항을 나타낸다. 3개의 인버터는 입력들의 보수를 입력하고, 8개의 AND 게이트의 각 하나는 최소항의 하나를 발생시킨다. 입력의 3개 인버터와 출력의 8개 AN..

  리포트 | 8페이지 | 1,500원 | 등록일 2012.07.13

  다운로드 장바구니
• 

  ABEL 설계과제 Door Lock Program

  Door Lock Program.< 문제 이해 / module동작원리 및 설계코드 설명 >- 문제 이해 : Door Lock 설계 문제는 학번 9자리를 입력(비밀번호 입력) 받아 정해진 ... 라는 문제가 설계 과정에서 가장 중요하다.Door Lock Program 설계 코드- module동작원리 : Door Lock의 동작 원리는 학번 9자리를 각각 2진수의 형태로 변환 ... 설계시 가장 중요한 점은 ABEL 프로그램은 모든 수를 2진수의 형태로 받아들이기 때문에 ‘학번을 어떻게 입력 받아 저장할 것인가?’

  리포트 | 3페이지 | 5,000원 | 등록일 2012.03.11

  다운로드 장바구니