"시립대 전전설2" 검색결과 1-20 / 390건

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  시립대 전전설2 Velilog 최종발표본

  리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 결과리포트 2주차

  상태확인PIN설정설정ABSC핀 설정값P63P67P191P196실제 핀버튼 스위치1버튼 스위치2LED 1LED 2①②④5. ... Velillog 2주차And 게이트와 HalfAdder 게이트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit ... 실험 목적- Xilinx ISE 프로그램을 이용하여 논리회로 게이트를 프로그래밍 해본다.2.

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 A+ 2주차 예비레포트

  Cin & W1;전가산기 모듈을 내부 연결을 wire로 선언하여 Data Flow Modeling으로 디자인한 모듈 full_adder_DF1전가산기 모듈을 내부 연결을 wire로 ... assign’문과 bitwise operator를 사용하여 간단한 로직에 대하여 Data Flow Modeling 설계 개념을 습득한다.Verilog HDL을 이용하여 반가산기, 전가산기 ... 기술언어인 HiLo와 C 언어의 특징을 기반으로 개발1991년 Cadence Design Systems가 Open Verilog I자인한 예시Gate Primitive를 사용하여 전가산기

  리포트 | 27페이지 | 2,000원 | 등록일 2024.09.08

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  시립대_전전설2_Velilog_예비리포트_7주차

  실험 목적2. 배경 이론3. 실험 코드 분석4. 참고 문헌1. ... 실험 코드 분석(1) 로직 설계 및 컴파일 및 코드분석(2) 핀 설정(3) 테스트 벤치 작성 후 컴파일(4) 시뮬레이션2) 직렬입력 / 병렬출력 회로(1) 로직 설계 및 컴파일 및 ... 현재의 상태에 의해 출력이 결정되는 스테이트 머신2. 데이터의 입력은 State를 바꾸는 데에만 사용되고, 결과에 영향을 미치지 않는다3.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

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  시립대 전전설2 Velilog 결과리포트 6주차

  이번 실험에서 주의 해야 했었던 점은 - 응용과제를 하기 전 예비 레포트를 작성하면서 입력에 clk(클럭)을 처음으로 사용해봤었는데 always문의 조건으로 clk가 상승하는 것을 ... 실험 목적2. 배경 이론3. 결과4. 결론 및 고찰1. ... 또는 논블럭킹 대입문 좌측에 위치한 변수인 bcd와 달리 최종 output인 exc는 reg형으로 지정해주면 안되고 생략하거나 wire로 지정해주어야 하기 때문이다.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 A+ 4주차 예비레포트

  실험 목적31.2. 배경이론 및 개념32. 사전 조사83. In-Lab 실험 내용 및 예상결과153.1 실험 내용153.2. 예상결과194. 참고 문헌251. 서론1.1. ... 켜짐ALB(A가 B보다 작음) => LED3만 켜짐3.2. ... 예상결과1) 실습 1half_adder.vtb_half_adder.vSimulationfull_adder.vtb_full_adder.vSimulation2) 실습 2full_adder

  리포트 | 25페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 A+ 3주차 예비레포트

  예상 결과1) 실습 1logic_gate2.vtb_logic_gate2.vSimulation2) 실습2xor_gate.vtb_xor_gate.vSimulation3) 실습 3four_bit_xor.vtb_four_bit_xor.vSimulation4 ... 실험 목적31.2. 배경이론 및 개념32. 사전 조사93. In-Lab 실험 내용 및 예상결과173.1 실험 내용173.2. 예상결과204. 참고 문헌241. 서론1.1. ... vtb_logic_gate2.vSimulation실습2xor_gate.vtb_xor_gate.vSimulation실습3four_bit_xor.vtb_four_bit_xor.vSimulation3

  리포트 | 24페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 Velilog 결과리포트 3주차

  따라서 output1 이 이고, output2 가 s이 되는 것이다.- 실측결과- Cout 을 1번 LED로 설정해주고 S를 2번 LED로 설정해주었다. ... 문법은 ‘xor /*gate type*/ (출력, 입력1, 입력2)’이다.- 실측결과- Cout 을 1번 LED로 설정해주고 S를 2번 LED로 설정해주었다. ... = input1 + input2 + input3; 위 코드는 output1의 자리가 올림 수 자리이고, output2의 자리가 그보다 아래 자리 수 이다.

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 결과리포트 7주차

  Verilog HDL 실습 8주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 ... 목적배경 이론실험 장비시뮬레이션 결과와 실험결과 비교(1) Dynamic 7 Segment(2) PIEZO PIANO(3) Count With PIEZO결론 및 고찰실험 목적이번 ... Piezo의 사용법과 더 자세한 verilog code사용법을 배우는 데에도 실험의 목적이 있다.배경 이론7Segment숫자나 문자를 표시해 줄 수 있는 최소의 장치HBE Combo 2

  리포트 | 9페이지 | 2,000원 | 등록일 2021.12.11

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  시립대 전전설2 Velilog 예비리포트 4주차

  목적배경 이론실험 장비실험 전 과제반가산기,전가산기4비트 가산기XOR 게이트를 이용한 감산기4비트 감산기실험 전 응용 과제 preview1-bit Comparator4-bit Comparator참고 ... 이는 xor게이트를 보여주는 것이고 나머지 문장은 and 게이트를 나타내 주는 것이다.(2) 테스트 벤치 작성 후 컴파일(3) 시뮬레이션2) 전가산기(1) 프로젝트 생성, 로직 설계 ... 그러면 1001이 나오는데 이것이 -7을 2진수로 표현하는 방법이다.(2) 테스트 벤치 작성 후 컴파일(3) 핀 설정(4) 시뮬레이션실험 전 응용 과제 preview1-bit comparator프로젝트

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 결과리포트 4주차

  그리고 감산기를 설계하면서 이제까지 그냥 듣고만 넘겼던 2의 보수에 관한 개념을 확실히 잡을 수 있는 계기가 되었다.참고문헌-전전설 교안- Hyperlink "http://cms.kut.ac.kr ... ) 전가산기 : 두 개의 입력 비트와 자리올림의 입력비트(Carry IN : Ci)를 합하여 합과 자리올림(Carry out : Co)을 출력시키는 논리 회로(반가산기의 입력에 자리 ... 올림 입력 비트를 추가시킨 회로).(3) 4비트 가산기 : 전가산기가 1비트의 값을 더한 가산기라면, 멀티 비트 가산기(Multi-Bit Adder)인 4비트 가산기를 설계하여 보자

  리포트 | 14페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 A+ 1주차 예비레포트

  회로 (IT용어사전)[네이버 지식백과] 트랜지스터 트랜지스터 로직 (두산백과)[네이버 지식백과] 팬 아웃 (IT용어사전)[네이버 지식백과] 전가산기 (컴퓨터인터넷IT용어대사전)[네이버 ... 진리표는 아래 표와 같다.전가산기의 논리회로도는 아래 그림과 같다. 그리고 전가산기는 3개의 입력 비트를 받고 2개의 출력 비트를 생성한다. ... 배경이론 및 개념1) 조합(combinational) 논리회로어떤 시점에 대해서도 출력 값이 그 시점의 입력 값만으로 정해지는 회로로, 두 개 이상의 입력 신호를 받아들이고 이 신호들에

  리포트 | 16페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 A+ 5주차 예비레포트

  vtb_decoder2to4.vSimulation실습 2encoder4to2.vtb_encoder4to2.vSimulation실습 3encoder4to2_2tb_encoder4to2 ... 예상결과1) 실습 1decoder2to4.vtb_decoder2to4.vSimulation2) 실습 2encoder4to2.vtb_encoder4to2.vSimulation3) 실습 ... 3encoder4to2_2tb_encoder4to2_2Simulation4) 실습 4decoder3to8.vtb_decoder3to8.vSimulation5) 실습 5MUX2to1

  리포트 | 26페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 A+ 7주차 예비레포트

  불러와서 그 출력 in_sync신호를 Moore 머신에서 입력으로 사용함3.2. ... 실험 목적 PAGEREF _Toc149339384 \h 3 Hyperlink \l "_Toc149339385" 1.2. ... 배경이론 및 개념 PAGEREF _Toc149339385 \h 3 Hyperlink \l "_Toc149339386" 2.

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  시립대 전전설2 A+ 8주차 예비레포트

  array에 출력하게 함. (-128 ~ 127)3.2. ... 경우 6번째 FND에 ‘2’를 출력하게 함cnt_scan의 값이 3일 경우 5번째 FND에 ‘3’을 출력하게 함reset이 1일 경우, seg_com과 seg_data 모두 초기화2 ... 실습 4bin2bcd.vtb_bin2bcd.vSimulation5) 응용과제up_down_counter_fnd.vtb_up_down_counter_fnd.vSimulation4.

  리포트 | 27페이지 | 2,000원 | 등록일 2024.09.08

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  시립대 전전설2 A+ 6주차 예비레포트

  전자전기컴퓨터설계실험II 강의 교안(HBE Combo II-DLD)전자전기컴퓨터설계실험II 강의 교안(Verilog-HDL 문법)[네이버 지식백과] 조합 회로 (컴퓨터인터넷IT용어대사전 ... 예상결과1) 실습 1p_transfer4.vtb_p_transfer4.vSimulation2) 실습 2p_transfer4_2.vtb_p_transfer4_2.vSimulation3 ... 즉, 정보는 전원이 있을 때만 보관, 유지되며 전원이 차단되면 정보는 사라진다.2) S-R Latch2개의 NOR 게이트로 구성된 래치3) S-R Flip-FlopS-R 래치에 클럭을

  리포트 | 30페이지 | 2,000원 | 등록일 2024.09.08

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  시립대_전전설2_Velilog_예비리포트_1주치

  )저항(4.7kΩ 2개, 220Ω 1개, 330Ω 2개)LED(Red 2개)2pole DIP 스위치 1개4. ... 실험 목적- 각각의 TTL을 이용하여 논리 회로를 설계 및 실험 해본다.2. ... 참고 문헌1) 교안2) 마이크로 프로세서 교재3) TTL gate datasheet

  리포트 | 7페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 결과리포트 5주차

  0011 ) + ( 0000 + 0011) = 01000011이 출력된다.결론Behavioral 모델링에서 if문과 case문을 사용하여 각각의 조합논리회로를 설계해 보았다참고문헌-전전설 ... 조합에 대해서 M개의 출력 단자 중 1개만 High값이 출력되고, 나머지 출력단자에서는 Low값이 출력된다.그중 3x8 디코더는 3개의 입력선과 8개의 출력선을 갖는 디코더를 의미한다.CBAO7O6O5O4O3O2O1O00000 ... 때문에 간단하게 나타낸 진리표만 첨부하면S1S2Q00A01B10C11D위와 같은 진리표를 얻을 수 있다.논리회로논리식Q = S1’S2’A + S1’S2B + S1S2’C + S1S2D4

  리포트 | 16페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 예비리포트 7주차

  Mealy Machine for the Serial I/O code converter6.74LS193A counter참고 문헌전전설 교안 ... 핀 설정2. ... Mealy machine(1) 로직 설계 및 컴파일 및 코드 분석(2) 핀 설정3) vending machine(1) 로직 설계 및 컴파일 및 코드 분석(2) 핀 설정(4) 8-bit

  리포트 | 17페이지 | 1,000원 | 등록일 2021.04.16

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  시립대 전전설2 Velilog 예비리포트 3주차

  Modeling)- code시뮬레이션 결과4) 4bit Full Adder –4 1bit Full Adder (Behavioral Modeling)code시뮬레이션 결과참고 문헌전전설 ... 실험 장비 및 부품(Materials of the Experiment)1) 장비노트북Xilinx ISE 프로그램HBE-Combo Ⅱ-DLD2) 부품LED실험 전 과제AND GATE시뮬레이션 ... 목적배경 이론실험 장비실험 전 과제AND GATENAND GATE실험 전 응용 과제 preview1bit Full Adder –Gate Primitive Modeling1bit Full

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

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