"시립대 전자전기" 검색결과 161-180 / 728건

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  서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06_Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ7주차. ... 있을 것이다.Reference교안 – Verilog HDL 실습 Lab#06 Sequential Logic Design, Flip-Flop, Register and SIPO, 서울시립대학교.Datasheet ... - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.Flip-flop, Wikipedia

  리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07_Post

  Post-lab Report전자전기컴퓨터설계실험Ⅱ8주차. ... 정상 동작을 확인하였다.Reference교안 – Verilog HDL 실습 Lab#07 Sequential Logic Design, FSM and Clocked Counter, 서울시립대학교.Datasheet ... - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.

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  서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ9주차. ... 것을 확인할 수 있다.Reference교안 – Verilog HDL 실습 Lab#08 Application Design @ 7-segment and Piezo Control, 서울시립대학교.Datasheet ... - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.음계 주파수 대역, 천안공업대학, 윤덕용

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  서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07-Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ8주차. ... = 2’b10이 된다.Reference교안 – Verilog HDL 실습 Lab#07 Sequential Logic Design, FSM and Clocked Counter, 서울시립대학교.Datasheet ... - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.State Machine, Wikipedia

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  서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06-Post

  Post-lab Report전자전기컴퓨터설계실험Ⅱ7주차. ... bit여야한다.Reference교안 – Verilog HDL 실습 Lab#04 Combinational Logic Design, Arithmetic Logic and Comparator, 서울시립대학교.Datasheet ... - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.

  리포트 | 9페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대학교-전자전기컴퓨터설계실험2-제02주-Lab01-Pre

  Prelab Report전자전기컴퓨터설계실험Ⅱ2주차. ... 따라서 High의 Output이 나올 경우 2.4V ~ Max V 범위 내의 Voltage가 검출될 것이다pical Voltage가 3.4V에 맞춰져 있는 것은 대부분의 MCU의 ADC ... Typical Voltage가 3.4V에 맞춰져 있는 것은 대부분의 MCU의 ADC 핀에서 3.3V의 Input Voltage를 사용하기 때문일 것이다.7486 Datasheet에

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대학교-전자전기컴퓨터설계실험2-제03주-Lab02-Pre

  Pre-lab Report전자전기컴퓨터설계실험Ⅱ3주차.

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  서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Post

  Post-lab Report전자전기컴퓨터설계실험Ⅱ9주차. ... 동작함을 확인하였다.Reference교안 – Verilog HDL 실습 Lab#08 Application Design @ 7-segment and Piezo Control, 서울시립대학교.Datasheet ... - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  전자전기컴퓨터설계실험2 실험1 예비레포트

  1. 실험 소개가. 실험 목적TTL을 이용한 논리 회로 구성을 이해하고 다음과 같은 내용을 포함하여 실험 및 설계 능력을 함양한다.⚫ OR 게이트 논리 회로 실험⚫ XOR 게이트 논리 회로 실험⚫ 반가산기 회로 실험⚫ 전가산기 회로 실험나. 이론 배경TTL(Transi..

  리포트 | 13페이지 | 1,500원 | 등록일 2020.11.24

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  (서울시립대 전전설3) [종합2등(A+), 성적증명] 9주차 결과레포트+실험자료 - Various Diode Applications

  IntroductionPurpose본 실험은 Diode의 여러 application – voltage regulator, limiter, clamper, doubler – 회로들의 동작을 측정하고 그 특성에 대해 알아보고자 한다.Experiment SetupExper...

  리포트 | 7페이지 | 2,000원 | 등록일 2021.12.31 | 수정일 2022.01.04

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  서울시립대학교 편입 학업계획서

  서울시립대학교에서는 약 30개의 대학원 연구실과 IT기업에서의 인턴십 프로그램 등이 있어 전문적인 지식을 쌓아 저의 목표를 이루는데 도움이 될 거 같아 지원하게 되었습니다.전적대학교 ... 이를 통해 IoT가 네트워크에 연결되어 제어되는 과정을 이해하고 부품들이 어떤 시스템으로 이루어지는지 파악하고자 하는 목표가 있습니다.서울시립대학교에선 전적대학교에서 배운 과목과 연계된 ... 그리고 실험 수업은 전자전기컴퓨터 설계 실험 Ⅲ과 통신공학실습을 통해 전적대에서 배운 전기전자기초실험의 심화과정을 이수하겠습니다.4학년 때는 디지털 제어를 공부하고 이어서 컴퓨터구조

  자기소개서 | 2페이지 | 3,000원 | 등록일 2021.12.26 | 수정일 2022.10.01

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  서울시립대 전전설2 Lab-08 예비리포트 (2020 최신)

  ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안M. ... 전자전기컴퓨터설계실험Ⅱ예비리포트Lab-08 Peripherals작성일: 20.11.081. ... 마지막으로 실습 6는 synthesize에 실패하여 최대한 더 고민해보고 코드를 다시 작성해야겠다.참고 문헌Verilog-HDL 문법 (교안 폴더 내 파일)서울시립대학교 에듀클래스

  리포트 | 17페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)

  에듀클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안M. ... 전자전기컴퓨터설계실험Ⅱ예비리포트Lab-07 Sequential Logic 2작성일: 20.11.011. ... 시뮬레이션 결과도 특별한 문제가 없었으므로 In lab combo box 실습 시에도 정확한 출력이 나올 것으로 예상한다.참고 문헌Verilog-HDL 문법 (교안 폴더 내 파일)서울시립대학교

  리포트 | 8페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전전설2 Lab-01 예비리포트 (2020 최신)

  Ciletti, 『Digital Design』, Pearson, 2013서울시립대학교 에듀클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안 Hyperlink "http ... 전자전기컴퓨터설계실험Ⅱ예비리포트Lab-01 Design with TTL gates작성일: 20.09.061.

  리포트 | 9페이지 | 1,500원 | 등록일 2021.09.10

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  (완전 세세한 정리, 끝판왕) 시립대 전전설2, 3주차, Lab03, Introduction to Verilog HDL, 자세한 설명, 결과레포트

  전자전기컴퓨터공학부 설계 및 실험2Post Lab-03Introduction to Verilog HDL실 험 날 짜학 번이 름목차1. ... 5410672" http://m.blog.daum.net/capbabo/5410672 1-bit full adder교안 – Verilog HDL 실습 Lab#03 Verilog HDL, 서울시립대학교.ppt ... 여기서 한가지 더 탐구해 본다면, 입력이(c) 하나 늘어날 때에 대해서 생각해보자.

  리포트 | 15페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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  전자전기컴퓨터설계실험3 4주차 결과 보고서 Op Amp - Active Filter (점수 10/10)

  Op Amp – Active filters학 과전자전기컴퓨터공학부실험일2018년도 1학기점수10/10서론실험 목적Op Amp를 이용한 Filter 제작, 실험 및 passive filter

  리포트 | 9페이지 | 1,000원 | 등록일 2020.03.28

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  전자전기컴퓨터설계실험3 3주차 결과 보고서 Resonance Circuits (점수 10/10)

  Resonance Circuits학 과전자전기컴퓨터공학부실험일2018년도 1학기점수10/10서론실험 목적RLC series 및 parallel circuit들의 주파수에 따른 magnitude ... 그래프를 보게 되면 대부분의 주파수 영역에서 10% 안쪽에 위치하지만 유독 7.25kHz, 공진주파수 부근에서 오차율이 심하게 발생한 것으로 보인다.

  리포트 | 6페이지 | 1,000원 | 등록일 2020.03.28

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  전자전기컴퓨터설계실험3 2주차 결과 보고서 Passive Filter(점수 9/10)

  Passive Filter학 과전자전기컴퓨터공학부실험일2018년도 1학기이 름서론실험 목적R, L, C로 구성된 circuit의 filter들의 magnitude and phase ... 보이는지 볼 수 있었다.우선 Low Pass Filter를 보면, 낮은 주파수 대역에서는 입력신호를 감쇄하지 않고 출력하는 것을 볼 수 있으며, 반대로 높은 주파수에서는 입력신호 대부분을

  리포트 | 6페이지 | 1,000원 | 등록일 2020.03.28 | 수정일 2020.03.31

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  [2024 자료] 시립대 전전설I 2주차(1. 계측기) / 결과 레포트(post-report)

  계측기━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━수강과목: 전자전기컴퓨터설계실험 I담당교수:학과:학번:이름:제출일:목차1. 서론3가. 실험의 목적3나. ... /K/M은 소수점의 위치를 나타내고 각각10 ^{0} ,`10 ^{3} ,`10 ^{6}을 곱한다.● 콘덴서의 기호, 값 읽는 법, 특성정전 용량을 얻기 위해 사용하는 부품으로, 전자회로를 ... 구성하는 중요한 소자이다.콘덴서의 전기적 기호는 이다.※ 콘덴서 읽는 법 (3 digits)· abc = (10a+b) x10 ^{c} pF · R/K/M은 소수점의 위치를 나타내고

  리포트 | 12페이지 | 1,000원 | 등록일 2024.09.07

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  시립대 전전설2 A+ 4주차 예비레포트

  전자전기컴퓨터설계실험 II예비보고서Lab-04 Arithmetic Logic and Comparator과목: 전자전기컴퓨터설계실험 II담당 교수: 교수님학과: 전자전기컴퓨터공학부학번 ... 참고 문헌[네이버 지식백과] 2의 보수 (두산백과)전자전기컴퓨터설계실험II 강의 교안(Lab-04 Arithmetic Logic and Comparator)전자전기컴퓨터설계실험II ... 강의 교안(HBE Combo II-DLD)전자전기컴퓨터설계실험II 강의 교안(Verilog-HDL 문법)PAGE \* MERGEFORMAT2

  리포트 | 25페이지 | 2,000원 | 등록일 2024.09.08

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