"논리회로간소화 실험" 검색결과 141-160 / 219건

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  전가산기와 전감산기 실험8.hwp

  카르노 맵을 이용하면 {로 간소화할 수 있음을 보이시오.4. 실험 4(b)에서 계산된 합 SC와 실험에서 구한 SE는 같은가?5. ... 다음 회로에 대해 전가산기의 출력을 구하는 원리를 설명하시오.(a) 실험 1과 2의 회로(b) 실험 3의 회로2. 실험 2에서 전가산기의 C0는 올바른 결과를 나타내었는가? ... 실험 8. 전가산기와 전감산기1. 실험 목적전가산과 전감산의 산술연산을 실행하는 회로의 설계법에 대해 공부한다.2.

  리포트 | 10페이지 | 1,000원 | 등록일 2009.04.30

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  부울대수와 논리식의 간소화(결과)

  결 과 보 고 서실험 1.부울대수와 논리식의 간소화분 반자성 명박서영학 번20062688실험일2010년 3월 11일1. 실험 결과표(이론 값과 비교)1. ... 논리 다이어그램과 실험 데이터로부터, 부울식 열에 이 식을 표현하시오. 예를 들어 실험 1(a)과 1(b)에서 실험 데이터는 Y = A 와 같다. ... (b) Y=A(b) 실험에 의해 증명된 표 2-13의 각 행의 입력 A와 출력 B사이의 관계를 부울식으로 표현하시오. 이 식은 논리 다이어그램으로부터 결정될 수 있다.

  리포트 | 5페이지 | 1,000원 | 등록일 2010.07.27

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  가산기와 크기 비교기

  해당 회로는 진리표에서 읽은 출력 함수에 대한 표현식을 간소화함으로써 구현될 수 있다.조합 논리회로에 대한 강력한 맵핑(mapping) 기술은 M.Karnaugh에 의해 개발되었고, ... 이론 요약조합 논리회로에서 출력은 단지 입력에 의해서만 결정된다. 간단한 조합 회로에 대해 진리표는 가능한 모든 입력 및 출력을 요약하기 우해 사용된다. ... 실험 11. 가산기와 크기 비교기1.

  리포트 | 4페이지 | 1,000원 | 등록일 2010.04.04

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  DeMorgan의 정리 예비레포트

  ※실험 목적(1) DeMorgan의 정리를 실험적으로 증명한다.(2) DeMorgan의 정리를 이용하여 Boole 함수를 변경하고 논리 회로를 간소화 하는 능력을 기른다. ... ※이 론논리 회로를 다이어그램 대로 구성하는 것이 때때로 부적당할 때가 있다. ... ) AND는 OR로, OR는 AND로 대치한다.(2) 각 변수를 invert 시킨다.(3) 마지막 결과의 전체를 invert 시킨다.(4) 가능하다면 두 번을 invert 시켜서 간소화

  리포트 | 6페이지 | 1,000원 | 등록일 2008.10.07

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  [예비]4-bit Adder 회로 설계

  설계실습 10. 4-bit Adder 회로 설계1. 목적조합논리회로의 설계 방법을 이해하고, 조합논리 회로의 한 예로 가산기 회로를 설계한다.2. ... 조합 논리 회로를 설계하여라.(5) 4-비트 가산기 회로를 위의 전가산기 회로를 이용해 설계하여라.(4)번에서 구성했던 전가신기를 이용 4-bit의 연산을 수행하기 위해서 한 bit당 ... 불리언 식에 대한 2-level AND-OR(NAND-NA ND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계하여라.(4) XOR gate를 이용하여 보다 간소화된 다단계

  리포트 | 3페이지 | 1,500원 | 등록일 2008.11.16

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  7부울의 법칙 및 드모르간의 정리-예비보고서

  이들은 복수의 변수 위에 바가 있는 논리 표현들의 간소화를 가능케 한다. 드모르간은 이러한 논리 표현을 간소화하는 다음의 두 가지 정리를 제시하였다. ... 를 나타냈지만 생략되는 경우가 흔함을 기억하라.이번 실험에서 구성하는 회로에서는 CMOS 논리를 사용한다. ... 7부울의 법칙 및드모르간의 정리■ 실험 목표이 실험에서는 다음 사항들에 대한 능력을 습득한다.● 실험을 통한 부울 대수의 규칙 증명● 부울 규칙 10과 11을 증명하는 회로 설계●

  리포트 | 3페이지 | 1,000원 | 등록일 2008.11.16

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  Full adder 와 Full subtracter 예비

  실험 방법각 실험의 회로도에 따라 회로를 결선하고 관련된 표에서 지정된 지점의 전압을측정하여 표를 완성하라.1) 전가산기의 합과 전감산기의 차의 합의 차① Boole 대수에 의해 직접 ... 합 S와 차 D의 논리식은 근본적으로는 Boole 대수에 의하여 간소화할 수는 없으나, 변형할 수는 있다. 한 방법으로 똑같은 EOR 회로를 이용하여로 차로 표시할 수 있다. ... 목적전가산과 전감산의 산술 연산을 수행할 수 있는 논리 회로의 설계를 익힌다.2. 이론전가산기와 전감산기는 3개의 데이터 비트를 더하거나 빼는 논리 블록이다.

  리포트 | 13페이지 | 1,000원 | 등록일 2008.11.10

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  디지털공학실험 12장 멀티플렉서를 이용한 조합논리 (결과)

  이번 실험으로 새롭게 알게 된 점은 멀티플렉서 하나로 비교기 및 패리티 발생기 등등 여러 회로들을 구현하는 데에 회로의 간소화와 멀티플렉서 기능의 다양성, 그리고 입력과 출력을 조정하고 ... 입력 논리 레벨과 발생기 결선 :실험순서 5. 주파수 50KHz에서의 관찰 :=9.88● 원래는 관찰이되지 않아야 하지만 이상하게 듀티사이클이 나왓다가 안나왔다가 하는것이다. ... 그에 따른 조합논리에 따라 변하는 진리표의 성질을 가지고 있다는 것이다.♠ 참고 자료 ♠● 발진 회로비안정 멀티바이브레이터?

  리포트 | 12페이지 | 2,500원 | 등록일 2010.04.06

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  TTLNAND-NOR 예비

  실험목적(1) TTL게이트의 동작을 이해함.(2) 논리 레벨 0과 1을 정의함.(3) TTL게이트의 잡음 여유(immunity)를 정함.(4) 정논리와 부논리를 비교함.(5) TTL ... 실험 방법, 이론 및 예측○ 잡음여유입력과 출력 사이 생기는 전압 차이를 잡음여유라 한다.디지털 논리소자에서 출력전압은 입력전압에 비하여 어느 정도 여유가 있는 안전한 값으로 출력되는데 ... 부하를 연결하여 사용할 때는 허용 유입전류 이하로 사용해야 한다.오픈컬렉터는 속도가 느리고 풀업 저항이 필요하기 때문에 논리 회로 중간에는 잘 쓰이지 않고 주로 회로의 단말부에 많이

  리포트 | 9페이지 | 1,500원 | 등록일 2009.09.08

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  [예비,결과] 부울대수와 wired의 AND,OR

  실험목적가. 부울대수 법칙과 항등식을 이해하고 이의 응용과 논리회로의 간소화 방법을 익힌다.나. ... 내포하고 있다.부울대수 응용에 의한 디지틀 논리회로의 해석과 설계는 1938년 C. ... 소자의 경우 많은 경우가 망가져 있어서 고장나면 실험이 진행이 어렵기 때문에 실험을 하면서 실험이 원하는 값이 나오지 않을 경우 소자를 바꿔가면서 실험을 진행하였다.8장의 경우는 회로도를

  리포트 | 15페이지 | 1,000원 | 등록일 2009.05.31

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  자판기 결과 보고서

  도출카르노 맵 간소화 과정전체 회로도구성원 역할동작 매뉴얼자체 평가 및 반성할 점실험 설계 목적논리회로 내용 및 실습 내용을 기반으로 생활 속에서 활용될 수 있는 제품을 설계 • ... 결과 보고서주제: 자판기 회로 설계 및 제작결과 보고서 목차실험 설계 목적실험 설계 주제제품 사양설계 일정 및 변경 과정1차2차3차상태도 도출입력 변수와 상태 변수, 출력 변수 설정진리표 ... 제작한다.실험 설계 주제자판기 회로 설계 • 제작제품 사양100원 및 500원 동전만 사용 가능하며, 최대 500원까지 투입할 수 있다.

  리포트 | 14페이지 | 2,000원 | 등록일 2009.07.14

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  디지털공학실험 11장 가산기 및 크기 비교기 (예비)

  실험보고서의 그림 11-2는 2진/Excess-3 코드 변환회로의 미완성 회로도를 보여주고 있다. ... 11가산기 및 크기 비교기■ 실험 목표이 실험에서는 다음 사항들에 대한 능력을 습득한다.● 4비트 2진/Excess-3 코드 변환기의 설계, 회로 구성 및 시험● 오버플로우 감지 기능을 ... 논리회로의 동작속도는 입력에서 출력까지 사이에 있는 논리소자 (논리곱이나 논리합회로)의 개수가 크게 영향을 주기때문에 가산기에서 이 단수를 고찰해 보자.위의 반가산기는 입력 A와 B로부터

  리포트 | 13페이지 | 2,500원 | 등록일 2010.04.06

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  10.가구공장-예비,결과보고서 디지털공학실험 a+받은자료

  대한 Karnaugh 맵 간소화 및 회로 구현■ 제어 논리의 설계각각의 모터에 하나씩, 4개의 독립된 논리회로가 있어야 한다. ... 10가구 공장■ 실험 목표이 실험에서는 다음 사항들에 대한 능력을 습득한다.● 가구 공장의 공정 제어를 위한 조합논리의 설계● 설계한 회로와 결과를 기술하는 공식 보고서의 작성■ 사용 ... 하지만 실험책에서 SOP형식의 회로를 만들라고 하여서 그것에 따라 최종 구성 논리회로에는 SOP식을 사용한 회로를 만들었고 그것에 따른 시뮬레이션의 결과를 냈다.

  리포트 | 10페이지 | 1,000원 | 등록일 2008.11.16

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  Boole 함수와 간략화 예비 레포트

  그러나 어떤 논리 회로는 Boole 함수를 응용한 카르노 맵에 의하여 간소화시킬 수 있다.공리 1 (a) A ≠ 0 이면 A = 1 공리 2 (a) 00 = 011 = 1A ≠ 1 ... 논리 회로는 다이어그램대로 똑같이 구성함으로써 기대하는 대로 동작하는 회로를 만들 수 있다. ... ※ 목적1) Boole 함수의 기본 공리와 정리를 이해한다.2) Boole 함수를 이용하여 논리 방정식을 표현하는 능력을 배양하고 간소화 시키는 방 법을 익힌다.※ 이론Boole 함수디지털

  리포트 | 7페이지 | 1,000원 | 등록일 2008.09.30

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  전가산기와 전감산기.hwp

  (b) 실험 3의 회로진리표값과 실험 결과값이 같다.원리 : 반가산기 2개를 연결해서 전가산기를 만든 논리회로다. ... (a) 실험 1과 2의 회로실험 1과 2의 회로의 진리표값과 실험 결과값이 같다.원리 : 전가산기는 뒷자리에서 올라온 자리올림수(Ci)를 포함하여 1bit 크기의 2진수 3자리를 더하여 ... 또 실험회로가 다음의 부울 대수식과 등가임을 설명하시오 (힌트: 카르노 맵을 이용하시오).CiXY1*************0000실험 2에서 전가산기의 C0는 올바른 결과를 나타내었다

  리포트 | 6페이지 | 1,000원 | 등록일 2009.04.30

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  디코딩 및 엔코딩.hwp

  이 디코딩 과정을 논리식으로 간소화하여 논리도로 나타내시오.D3D2D1D00001111000x11101x11111x11110x111X=D2+D3D3D2D1D00001111000x11101x11111x11110x111Y ... 실험 3에서 7 세그먼트에 숫자 및 문자를 표시하는 회로를 구성하라. ... 실험 고찰1. 3단의 2진 카운터를 그림 12-9에 블록도로 나타내었다. 5의 카운트값을 디코드하는 과정을 논리도(필요한 입력수를 갖는 게이트로 디코딩)로 나타내고, 별도의 게이트를

  리포트 | 6페이지 | 1,000원 | 등록일 2009.04.30

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  플립플롭을 이용한 10진, 12진 카운터 설계 실험레포트

  Discussion실험1 앞면실험1 뒷면실제 실험에서는 예비레포트 부분의 시뮬레이션에서 사용한 두가지 방법 중 논리 소자가 적게 들어간 두 번째 방법을 사용하였습니다.첫 번째 방법과 ... 조건에 맞도록 논리게이트, F/F의 입,출력단을 연결했다는 것입니다. ... 회로도에서는 플립플롭 입력방정식을 게이트로 구성한것을 보여주고 있는데, J0=Q3'Q0'+Q2'Q1' K0=1(Q0+Q0'=1, 부울대수정리 이용)J1=Q3'Q0 K1=Q3+Q0J2

  리포트 | 17페이지 | 3,000원 | 등록일 2010.06.09

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  디코더와 인코더

  논리선도와 진리표를 보면 위와 같다.3x8 디코더의 출력 함수는 진리표상에서 “1”의 경우가 되는 한번씩 밖에 없으므로 더 이상의 간소화가 불가능하며 각가이 최소항으로 표시된다.그림 ... 이것들을 확인하여 그림으로 나타내면 이와 같다그림 8x3 디코더 회로3. 실험방법가. ... 실험을 할때 너무 많은 니드선을 이용해 값이 제대로 나오질 않아서 회로를 2번이나 재설계 하게 되었다. 결과 값에 특별한 점이 없으므로 토의 할점은 없었다.

  리포트 | 7페이지 | 1,000원 | 등록일 2009.05.31

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  Exclusive OR 결과레포트

  부품으로 EOR게이트를 필요로 하므로 실험 1의 어떤 형태의 논리회로를 사용하여도 좋으나 가장 간단한 형태를 사용한다. ... 그림 27-3 Exclusive-OR 발생기표 27-1E 표 27-2E그림 27-5 Exclusive-OR 발생기Pspice 예상값2) 반가산기와 반감산기반가산기와 반감산기는 논리회로의 ... 하면서 느낀점은 카르노 맵을 이용하여 함수를 간소화 시킬수 있다는 것을 알게 되었고 또한 그 수식을 이용하여 게이트를 만들 수 있었다. 2진 비교기와 패리티 발생기를 이용하여 예상값을

  리포트 | 8페이지 | 1,000원 | 등록일 2008.11.10

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  Ch4. 논리함수와 간략화

  실험목적(1) 드-모르간의 정리를 실험적으로 증명하고, 논리회로의 간략화를 보인다.(2) 표준전개(적의합과 합의적 형식)에 의한 논리식 구성법을 익힌다.(3) NAND 및 NOR 게이트만을 ... 디지털 실험장치? 직류전원 공급장치? 회로시험기? 오실로스코프? ... (a) NAND 게이트 회로 (b) Invert OR 게이트 회로(c) Invert AND 게이트 회로 (d) NOR 게이트 회로그림4-3 드-모르간의 정리를 증명하기 위한 실험회로

  리포트 | 6페이지 | 2,000원 | 등록일 2008.01.08

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