"회로 시뮬레이션" 검색결과 121-140 / 6,701건

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  BJT를 이용한 CE 증폭기의 피드백 회로 설계 및 PSPICE 구현, 시뮬레이션

  시뮬레이션한 수치들을 비교한 결과는 다음과 같다.Calculation :Simulation :,,의 Bode Plot을 나타내면 다음과 같다. ... (Calculation :)전압 증폭도를 구해보면 Bandwidth 내에서정도로 나타났다.Feedback network를 제거한 회로를 나타내면 아래와 같으며, 이 회로의 Bode ... Feedback network가 없는 회로이기 때문에를 구할 수 없다.

  리포트 | 8페이지 | 1,000원 | 등록일 2011.12.28

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  [Flowrian] 8 비트 쉬프트 레지스터 회로의 Verilog 설계 및 시뮬레이션 검증

  이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 8 비트 쉬프트 레지스터 회로의 사양2. ... Structure 형식 8 비트 쉬프트 레지스터 회로의 Verilog 설계 및 검증 ... Behavior 형식 8 비트 쉬프트 레지스터 회로의 Verilog 설계 및 검증3. 8 비트 레지스터의 Verilog 설계 및 검증4.

  리포트 | 14페이지 | 1,000원 | 등록일 2011.11.07

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  구형파 발생기 회로 구성 및 시뮬레이션 결과 예비레포트

  시뮬레이션과 실제 설계에서는 오차가 발생하므로, 최대한 오차율을 감안하면서 만들면서 수정할 것이다. (※ 예비리포트의 시뮬레이션 회로도는 측 Lag)회로를 궤환회로로 사용한다.그림4에서 ... 수행.■ 출력 전압은이며 회로도에서 얻을 신호는로 A,B,C 신호를 모두 합한 신호에 반전되어 나옴.■ 시뮬레이션 결과 4Vpp를 갖는 구형파 형태의 출력신호가 확인G: Active ... 커패시터를 0.01uF으0V offset을 위해 출력에서 나온 5.5Voff-set전압만큼 더해 주어 offset을 맞춤.■ 시뮬레이션 결과 과제에서 주어진 0V offset을 가지는

  리포트 | 19페이지 | 3,500원 | 등록일 2011.04.22

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  [Flowrian] 패턴 감지 유한상태머신 회로의 Verilog 설계 및 시뮬레이션 검증

  .- 패턴 감지 상태도 : RT 수준 Moore 상태도를 모델링 Verilog 설계 및 시뮬레이션 검증- D 플립플롭 : D 플립플롭의 Verilog 설계 및 시뮬레이션 검증- 패턴 ... 감지 상태도 : 구조 수준 유한상태머신 모델링 Verilog 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 유한상태머신 설계를 배우려는 분에게 도움이 된다.

  리포트 | 18페이지 | 1,500원 | 등록일 2011.09.14 | 수정일 2014.08.19

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  고주파 증폭회로 실험 및 시뮬레이션

  시뮬레이션Vin = 5Vac, f = 10 Hz ~ 1 MHzRin = 1kΩRin = 1kΩ => 10kΩ ... = Rs∥R1∥R2∥VTH Cbe + Cin(miller)고주파수 입력회로망을 테브난 등가회로로 나타낸 것이 위의 회로이다. ... 줄력 RC회로망Rc = Rc∥RLCout(miller)< 밀러 출력커패시턴스와 콜렉터에서 본 저항으로 구성된 회로 >,이식의 전압이득이 10이 되면 이 식은이 된다.그리고 임계주파수는

  리포트 | 6페이지 | 1,500원 | 등록일 2008.01.24

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  [Flowrian] 8 비트 업/다운 카운터 회로의 Verilog 설계 및 시뮬레이션 검증

  이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 8 비트 업/다운 카운터 회로의 사양2. ... Behavior 형식 8 비트 업/다운 카운터 회로의 Verilog 설계 및 검증3. 8 비트 레지스터의 Verilog 설계 및 검증4. 8 입력 증감기 회로의 Verilog 설계 ... Structure 형식 8 비트 업/다운 카운터 회로의 Verilog 설계 및 검증

  리포트 | 18페이지 | 1,000원 | 등록일 2011.11.05

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  [Flowrian] 3단 파이프라인 덧셈 회로의 Verilog 설계 및 시뮬레이션 검증

  본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.- mux2i : 2 입력 8 비트 멀티플렉서- tri8b : 8 비트 Tri-State 버퍼- ... 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다. ... 비트 Ripple-Carry 덧셈기- dff : D 타입 플립플롭- reg8b : 8 비트 레지스터- reg9b : 9 비트 레지스터- tripipe : 3 단 파이프라인 덧셈 회로Verilog

  리포트 | 31페이지 | 1,500원 | 등록일 2011.10.18 | 수정일 2014.08.19

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  바이어스된 클리퍼 회로의 분석 및 Pspice 시뮬레이션 결과 비교/분석

  분석- 시뮬레이션 결과와 비교 분석2) 바이어스된 클리퍼 회로 (다이오드+저항 및 다이오드+저항+커패시터 회로)- 회로의 분석- 시뮬레이션 결과와 비교 분석1) 실험 책 29쪽 3,4번 ... REPORT- 바이어스된 클리퍼 회로< 목차 및 내용 >1) 바이어스된 클리퍼 회로 (순방향 및 역방향 다이오드 회로)- 회로의 가변저항 Pspice 시뮬레이션 방법 고찰- 회로의 ... 그러므로 피스파이스 회로도 작성시 가변저항의 위치에 저항소자를 놓고 직접 그 소자값을 계산하여 작성하는 방법과 가변저항 대신 Vdc 전원을 직접 넣어서 그 값을 2V로 맞춰서 시뮬레이션

  리포트 | 7페이지 | 1,500원 | 등록일 2010.10.13

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  [Flowrian] 짝수/홀수 패리티 생성기 회로의 Verilog 설계 및 시뮬레이션 검증

  패리티 회로의 사양2. Behavior 형식 홀수 패리티 생성 회로의 Verilog 설계 및 검증 3. ... Structure 형식 홀수 패리티 생성 회로의 Verilog 설계 및 검증 4. Behavior 형식 짝수 패리티 생성 회로의 Verilog 설계 및 검증 5. ... 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1.

  리포트 | 11페이지 | 1,000원 | 등록일 2011.11.15

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  [Flowrian] Subtract-Shift 방식 나눗셈 회로의 Verilog 설계 및 시뮬레이션 검증

  나눗셈 회로의 최상위 모듈 : 구조수준 Verilog 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다. ... 본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.- 2 입력 8 비트 멀티플렉서 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 비트폭 ... 확장 가능한 시프트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 9 비트 Ripple-Carry 덧셈기 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 9

  리포트 | 32페이지 | 3,000원 | 등록일 2011.10.05

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  [전자회로]MOSFET/CMOS pspice시뮬레이션 프로젝트

  과정을 실험하고 결과를 분석하시오위 회로도로 시뮬레이션하였더니 회로가 너무 커서 시뮬레이션 할 수 없다고 하였다. ... 앞의 회로에 G를 q병렬로 연결한다. pMOS는 상보되도록 한다.위 시뮬레이션은 진리표의 상위 16개만 시뮬레이션 한 것 이다. ... 그래서 MOSFET의 수를 가장 적게 하는 회로를 구현 해 보기로 하였다.스위치 역할을 하는 Tristate를 3상태 버퍼로 바꾸어 시뮬레이션 하였다.

  리포트 | 8페이지 | 1,500원 | 등록일 2007.05.26

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  예비8.(전자회로)(울산대)BJT의 고정바이어스및 전압분배기회로(간단한멀티심시뮬레이션포함)

  이 전류의 크기는 트랜지스터에 연결된 외부회로에 의해서 제한된다. 이들 두 동작 모드는 디지털 회로에서 이용된다. ... 전압분배 바이어스 회로② 2N3904 트랜지스터에 대한 단계 1)에서 결정된 β값을 사용해어 그림 8-2회로에서 ... 전압 분배기 바이어스회로는 트랜지스터의 β가 아닌 외부 회로요소에 주로 의존하는 베이스-이미터나 콜렉터-이미터 전압을 만드는 피드백 결선을 사용한다.

  리포트 | 4페이지 | 1,500원 | 등록일 2012.03.19

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  [Flowrian] Hamming 코드 기반 Error Detection/Correction 회로의 Verilog 설계 및 시뮬레이션 검증

  Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다. ... 예제회로는 프로세서와 메모리가 서로 데이터를 송수신하다가 오류가 발생한 경우 자동으로 오류를 수정하는 EDAC (Error Detection And Correction) 인터페이스 회로이다

  리포트 | 10페이지 | 2,500원 | 등록일 2011.10.29

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  예비13.(전자회로)(울산대)공통이미터증폭기설계(멀티심시뮬레이션포함)

  CE 증폭회로1) 부품의 선택위와 같은 회로에서의 값은 TR의 최대값보다 작으므로 적당하고, 진폭이가 되어야 하고의 중간대역에서와를 사용하고값은 100정도가 적당하다.① 에미터 전압②로 ... DC레벨과 AC이득을 설계매개변수와 비교하라.3) CE 회로 구성 및 시험① C, R 그리고 1)과 2)에서 설계한 TR 및 설계한 각 R의 값으로 그림 13-1의 CE증폭기 회로를 ... 과정은 트랜지스터와 규격표에서 시작된다. 2N3904 트랜지스터의 특징은 다음과 같다.,,증폭회로는 아래와 같은 값을 가져야 한다.,,,,,3. 실험 순서그림 13-1.

  리포트 | 3페이지 | 1,500원 | 등록일 2012.03.19

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  병렬 RLC 공진 회로(시뮬레이션 자료있음)

  병렬공진회로의 특성(1)Q가 큰 회로의 공진 주파수(병렬 공진회로 Q=)- 병렬 공진 주파수①인 주파수.②임피던스가 최대가 되는 주파수. ... 또한 캐패시터의 저항과 회로의 연결도선의 저항은 무시한다.XL = XC일 때의 주파수에서 높은 Q값을 갖는 병렬회로는 공진되며 이는 직렬회로의 조건과 유사하다. ... 병렬회로에서는 또 다른 공진조건이 있다. 또한 병렬회로에서는 임피던스의 전력요소 PF가 1일 때 공진된다.

  리포트 | 6페이지 | 1,500원 | 등록일 2007.03.23

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  교류회로의 소비전력(시뮬레이션 자료 있음)

  교류회로의 소비전력§ 실험목적? 교류회로에서 실제전력과 가상전력을 구별한다.? 교류회로에서 전력을 측정한다.§ 실험부품 및 사용기기? ... 교류에서의 전력은 회로의 순시전압과 순시전류를 곱하고, 이를 한주기 동안 평균을 하여 구한다. ... 이때의 계수를 회로의 역률(power factor)이라고 하며 p?f 로 나타낸다.역률 :그림 4.

  리포트 | 6페이지 | 1,500원 | 등록일 2007.03.23

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  [Flowrian] Mod-10 인코더 & 디코더 회로의 Verilog 설계 및 시뮬레이션 검증

  Mod-10 인코더 & 디코더 회로의 사양2. Behavior 형식 Mod-10 인코더 회로의 Verilog 설계 및 검증3. ... Structure 형식 Mod-10 디코더 회로의 Verilog 설계 및 검증6. Mod-10 코덱 테스트 회로의 Verilog 설계 및 검증 ... Structure 형식 Mod-10 인코더 회로의 Verilog 설계 및 검증4. Behavior 형식 Mod-10 디코더 회로의 Verilog 설계 및 검증5.

  리포트 | 17페이지 | 1,000원 | 등록일 2011.12.08

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  [Flowrian] 4x4 매트릭스 키패드 인터페이스 회로의 Verilog 설계 및 시뮬레이션 검증

  키패드 인터페이스 회로를 설계하고 보다 실제적인 상황에서의 테스트를 위하여 키패드의 스위치를 누르는 동작을 Verilog 코드로 모델링하여 이 두 모듈이 서로 연동되도록 테스트 회로를 ... 키패드 인터페이스 회로의 Verilog 설계 및 검증2. 4x4 매트릭스 키패드 모델의 Verilog 설계 및 검증3. 키패드 인터페이스 테스트 회로의 Verilog 설계 및 검증 ... 설계하여 검증하였다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1.

  리포트 | 21페이지 | 3,000원 | 등록일 2011.12.13

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  [Flowrian] 십진수 네자리 뺄셈기 회로의 Verilog 설계 및 시뮬레이션 검증

  본 문서에서는 이진수 덧셈기인 Ripple Carry Adder 회로를 변형하여 4자리 십진수 2개를 합산하는 덧셈기 회로를 설계한 후에 본 설계는 총 5개의 모듈로 구성된다. - ... 십진수 뺄셈기 회로의 사양2. 전가산기의 Verilog 설계 및 검증3. 십진수 한자리 덧셈기의 Verilog 설계 및 검증 4. ... 십진수 한 자리 덧셈기 - add4d : 십진수 네 자리 덧셈기- comp9th : 9의 보수 계산기 - sun4d : 십진수 네 자리 뺄셈기Verilog 언어를 이용하여 디지털 논리회로의

  리포트 | 29페이지 | 2,000원 | 등록일 2011.12.08

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  [실험3] 정궤환 회로 예비보고서. 시뮬레이션 자료 포함

  시뮬레이션 결과 및 분석R=10kΩ 일때 회로R=10kΩ 일때결과 시뮬레이션VTH=7.41[V], VTL=-7.14[V]R=1kΩ 일때 회로R=1kΩ 일때결과 시뮬레이션VTH=1.73 ... 시뮬레이션 결과 및 분석사각파 발생회로 시뮬레이션 회로 사진R1=10kΩ,C1=0.05 F 일때 회로R1=22kΩ,C1=0.05 F 일때 회로R1=4.7kΩ,C1=0.05 F 일때 ... 대입하면임을 확인할수 있는데 시뮬레이션 결과 VTH=1.73[V], VTL=-1.32[V]로 거의 일치함을 확인하였다.□ 사각파 발생 회로?

  리포트 | 6페이지 | 1,000원 | 등록일 2010.04.04

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