"VHDL" 검색결과 81-100 / 1,394건

• 

  VHDL을 이용한 디지털 시계 설계

  introduction 이번 실습은 VHDL을 이용한 디지털 시계 설계로 분주회로를 설계하는 방법을 학습한 후, Training Kit를 통해 7-segment와 LCD로 검증하였다

  리포트 | 20페이지 | 3,000원 | 등록일 2014.11.04 | 수정일 2022.11.04

  다운로드 장바구니
• 

  VHDL을 이용한 순차회로 설계

  Introduction 10주차 실습이었던 VHDL을 이용한 순차회로 설계는 3가지 쉬프트, circular shift, logicla shift, arithmetic shift를

  리포트 | 16페이지 | 2,000원 | 등록일 2014.11.04 | 수정일 2022.11.04

  다운로드 장바구니
• 

  VHDL을 이용한 논리 게이트 실습

  Schematic은 심볼을 사용하였지만 VHDL은 언어로 기술한다. ... 설계하기VHDL로 설계하는것은 위 과정과 대 부분이 비슷하지만 처음 디자인 입력 하는 부분 만 다르다. ... 처음 프로젝트를 생성한 후 목표로하는 회로의 기능에 따라 Schematic 혹은 VHDL을 이용하여 회 로를 설계 또는 입력을 하는 단계이다.

  리포트 | 28페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

  다운로드 장바구니
• 

  [VHDL] 디멀티플렉서 설계

  이것은 VHDL이 합성되는 과정에서 그 전의값을 유지하기 위해 래치를 포함시키기 때문이다. ... 따라서 본 실습에서는 디멀티플렉서의 동작을 이해하고, VHDL이 회로로 합성되는 과정을 이해한다.∙ 실습 내용1.

  리포트 | 4페이지 | 1,000원 | 등록일 2012.12.16

  다운로드 장바구니
• 

  [VHDL]엘리베이터 설계

  Test_ele.vhd 코드분석library ieee; --라이브러리 로드use ieee.std_logic_1164.all; --라이브러리 로드use ieee.std_logic_unsigned.all ; --라이브러리 로드en..

  리포트 | 11페이지 | 3,500원 | 등록일 2011.07.11

  다운로드 장바구니
• 

  VHDL 디지털시계 발표 자료

  하지만 1주가 지나고 2~4주가 지나면서 점점 VHDL를 이용하면서 시계를 제작해가는 저희의 모습을 발견하게 되었고.. 시험이 끝난 이후 *^^how} ... sample;동 작 화 면 사 진동 작 화 면 사 진제작 후기위의 제작 과정을 통해 디지털시계를 완성했다 처음 디지털 시계를 기말고사를 대신하여 평가한다는 교수님의 말씀을 듣고 VHDL에

  리포트 | 29페이지 | 1,000원 | 등록일 2014.03.23

  다운로드 장바구니
• 

  VHDL을 이용한 digital watch 설계

  계층구조를 사용하여 디지털시계를 VHDL로 구현하고 DE2 보드동작을 확인한다.? VHDL로 설계한 코드를 Schematic으로 변환하여 같은지 확인한다.? ... 여기서 SEL=0 일때는 Run모드 SEL=1일때는 Set모드로 사용하게 된다.② 60진 카운터ⓐVHDL60진카운터의 VHDL이다. ... ⓑRTLⓒ시뮬레이션2499까지 카운트한뒤 0이되며 유지하던값을 0->1로 바뀌는것을 확인할 수있다.⑥ 디지털시계ⓐVHDL1~132줄까지의 VHDL이다.

  리포트 | 19페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

  다운로드 장바구니
• 

  vhdl 학번 proj

  프로젝트 내용 설명-이번 프로젝트는 입력 핀을 통해 학번과 이름 정보를 입력 받고 그에 대응하는 정보를 출력 단으로 보내어서 7-segment의 불을 밝히는 프로그램을 코딩하고 탐구하는 프로젝트이다.-7-segment에 불이 알맞게 들어오는지 직접 눈으로는 확인할 수 ..

  리포트 | 7페이지 | 3,000원 | 등록일 2011.06.27

  다운로드 장바구니
• 

  VHDL 시계 설계

  .★ 2버튼 키 제어기(Key_1, Key_2)※ 2버튼 키 제어기(Key_1, Key_2) VHDL 설계⇒ 보시는 것과 같이 2개의 키 버튼 즉 key_1 와 key_2 의 버튼을 ... 즉 VHDL로 설계한 것을 보면 key_1 가 rising_edge 일 때 발생을 하며, cnt 값이 3일 때 “00으로 초기 값을 설정해주고 만약 그렇지 않으면 하나씩 값을 더해 ... 선택해주고 key-2 버튼을 누를 시 각각의 초, 분, 시의 값을 증가 시켜줍니다.※ 2버튼 키 제어기(Key_1, Key_2) 시뮬레이션 결과★ 12진 카운터※ 12진 카운터 VHDL

  리포트 | 17페이지 | 25,000원 | 등록일 2011.04.07

  다운로드 장바구니
• 

  [대충] 예비 VHDL 설명 및 문법

  디지털공학실험(예비보고서)실험 : VHDL 설명 및 문법1. 실험 목적VHDL의 특징과 설계 기법에 대하여 학습하고, 설계를 위한 기본적인 문법을 학습한다.2. 실험 이론가. ... VHDL의 특징①장점 : 표준화된 라이브러리, 특정 기술 및 공정에 무관한 설계방법, 폭 넓은 이용 범위,Top-Down 방식의 설계, 재사용이 가능, 설계 기간 단축②단점 : VHDL ... VHDL에 의한 설계 단계별 문법 설명①엔티티 선언-하드웨어 블록의 이름과 입출력 포트 선언②아키텍쳐 몸체 선언-하드웨어 내부를 표현한다.③프로세서문④순차문?

  리포트 | 3페이지 | 1,000원 | 등록일 2015.01.17

  다운로드 장바구니
• 

  VHDL assignment에 관해

  ◆ Signal assignmentSignal assignment는 ‘

  리포트 | 2페이지 | 1,000원 | 등록일 2011.03.27

  다운로드 장바구니
• 

  스톱워치 vhdl 구현 보고서

  3.vhdl 코드1)Clk_div1MHz -> 100Hz 로 분주하여 0.01 초 단위로 숫자가 카운트 될 수 있도록 설계한다.

  리포트 | 14페이지 | 2,000원 | 등록일 2013.12.24

  다운로드 장바구니
• 

  [VHDL][논리회로]Nand, Or 게이트

  [VHDL][논리회로]Nand, Or 게이트A+받은 설계 입니다

  리포트 | 1,000원 | 등록일 2014.11.15

  다운로드 장바구니
• 

  VHDL 설계-encoder

  테스트벤치 또한 일반적인 VHDL 코드와 같은 구성을 가진다.

  리포트 | 15페이지 | 2,000원 | 등록일 2012.07.12

  다운로드 장바구니
• 

  VHDL 디지털 시계(소스,시뮬레이션,설명)

  d gital clock 2vIndex Clk_div Dclk_2v Bcd_seg dclk waveformclok div Generic 을 이용하여 n 을 99 로 정의한다 입력 : clkin 출력 : clkout Clkin 에 의해서 clkout 값이 영향 받음 Cl..

  리포트 | 16페이지 | 1,000원 | 등록일 2014.12.18

  다운로드 장바구니
• 

  [대충] 결과 VHDL 설명 및 문법

  디지털공학실험(결과보고서)실험 : VHDL 설명 및 문법◆실험가. NOT gate 실습나. NAND gate 실습다. ... 처음 VHDL을 사용해봤고 프로그램을 만드는 것도 생소하였기에 익숙하지 않아 시간이 제법 오래 걸렸습니다. ... XOR gate 실습◆검토 및 고찰VHDL의 특징과 설계 기법에 대하여 학습하고, 설계를 위한 기본적인 문법을 학습했습니다.

  리포트 | 4페이지 | 1,000원 | 등록일 2015.01.17

  다운로드 장바구니
• 

  VHDL 디지털 시계

  VHDL을 이용하여 시계, 알람, 타이머, 스톱워치 기능을 설계하였습니다.사용자로부터 입력을 받을 수 있으며, 이를 LCD로 출력합니다.

  리포트 | 63페이지 | 3,000원 | 등록일 2010.12.07

  다운로드 장바구니
• 

  Traffic controller (using VHDL)

  REPORTIEEE Code of Ethics (출처: http://www.ieee.org)We, the members of the IEEE, in recognition of the importance of our technologies in affecting the ..

  리포트 | 20페이지 | 6,000원 | 등록일 2012.04.04 | 수정일 2014.06.01

  다운로드 장바구니
• 

  VHDL을 이용한 VGA Pattern Generator 설계

  실습목표 :① 3색 세로줄 패턴을 VHDL로 설계 및 DE2동작확인하기② 3색 본인이름을 VHDL로 설계 및 DE2동작확인하기③ 4색 가로줄그라데이션을 VHDL로 설계 및 DE2동작확인하기④ ... VHDL 및 실습ReportVGA Pattern Generator제출일2013년 5월 19일최종기한2013년 5월 20일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름우 ... 실습① 3색 세로줄⑴ VHDL1~4줄라이브러리의 선언6~19줄입출력 포트의 선언, CLK는 DE2보드의 50MHz가 되겠고 디스플레이에서는 25MHz를 사용하기위해 분주하여 사용하며

  리포트 | 16페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

  다운로드 장바구니
• 

  VHDL을 TFT LCD와 함께 이용한 스도쿠게임 만들기

  FPGA Quartus8.1 버전을 이용한 DE2 보드 VHDL 파일입니다.

  리포트 | 4,000원 | 등록일 2016.04.13 | 수정일 2016.04.15

  다운로드 장바구니