"Adder Subtractor" 검색결과 41-60 / 76건

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  실험3 결과보고서 실험 3. Adder & SubtractorLogic gates

  가산기와 감산기(Adder & Subtractor)(결과보고서)실험 1예비보고서에서 구상한 반가산기를 구성하고 그 결과를 확인하라. ... 2-bit parallel adder를 구성한 뒤 각각의 입력에 대한 출력을 측정하고 결과 값을 확인하라.① 2-bit가 아닌 4-bit소자의 serial adder《회 로 구 성 ... < Truth table >실험5는 2-bit parallel adder와 2-bit-serial adder를 구성한 후 각각 입력에 대한 출력을 비교해보고 그 특징이 무엇인지 비교해

  리포트 | 7페이지 | 1,000원 | 등록일 2013.01.01

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  전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습 [예비레포트]

  (아래 그림은 Subtractor 기능이 포함되있으므로 이를 무시한다.)먼저 임의의 A,B를 더하여 올바른 결과드_2그림 SEQ 그림 \* ARABIC 31 4-bits Ripple ... Adder 진리표1-bit Full Adder1-bit Full Adder 회로그림 SEQ 그림 \* ARABIC 12 1-bit Full Adder 회로1-bit Full Adder ... [반가산기]Half Adder 실습회로그림 SEQ 그림 \* ARABIC 10 half Adder 실습회로Half Adder 진리표그림 SEQ 그림 \* ARABIC 11 half

  리포트 | 27페이지 | 1,000원 | 등록일 2017.10.19

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  디지털 시스템 실험 Add, Subtractor, Multiplier, Divider 설계 결과보고서

  디지털 시스템 설계 및 실험 결과 보고서작성자:학번:실험조:실험일:실험제목Add/Subtractor/Multiplier/Divider 설계실험목표4bit Add/Subtractor를 ... 이전에 만들어두었던 Half Adder를 불러온다. ... 이 때, 4bit Adder를 설계하므로 입력과 출력 모두를 4bit의 배열로 설정한다.여기서, 4bit Adder의 실제 설계도를 보면 다음과 같다.이를 통해, 각각의 FA를 C의

  리포트 | 9페이지 | 1,000원 | 등록일 2016.04.08

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  전전컴실험III 제04주 Lab03 OPAMP Post

  첫 번째 실험에서 설계한 회로는 Op-amp를 이용한 가중 가산기로, Adder의 역할을 한다. 이전 Pre-lab에서 설명하였듯이, 가중 가산기 회로의 출력 값은로 나타난다. ... 따라서 신호의 정합이 잘 이루어지지 못하면 불필요한 신호 또한 증폭이 되어 이들을 무시할 수 없을 만큼 커지게 될 것이다.특히 이러한 문제는 Subtractor에서 더 크게 나타나는데 ... generator 자체의 오차, 하나의 케이블을 이용한 다중 신호 입력 등이 원인이 되었을 것으로 볼 수 있다.두 번째 실험에서 설계한 회로는 Op-amp를 이용한 차동 증폭기로, Subtractor의

  리포트 | 5페이지 | 2,500원 | 등록일 2017.02.05 | 수정일 2017.03.26

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  기초회로 실험 9주차 예비보고서, 실험 9. Multiplexer 가산-감산

  전가산기 진리표는 다음과 같다.BACiSCo0*************00110110010101011100111111(3) 전감산기(Full Subtractor)전감산기를 구현하기 위해서는 ... 1A, B, C 세 개의 입력으로 8개의 논리 함수를 만들 수 있다.이 함수들은 8-입력 멀티플렉서에 입력될 수 있고 출력은 3개 변수로 제어 가능하다.(3) 전가산기(Full Adder

  리포트 | 6페이지 | 2,000원 | 등록일 2018.03.23

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  실험3예비 Adder&Subtracter

  Subtractor(반감산기)- 반감산기는 한 자리인 2진수를 뺄셈하여 차와 빌림수를 구하는 회로- D : 차를 나타내는 출력- B : 받아내림(borrow) 표시4) Full Subtractor ... [실험3] Adder & Subtracter1. ... 간단한 회로의 경우 반감산기를 사용하는 경우도 있다.전감산기입력출력ABBiDBo00000001110101101101100101010011000111114) Full Subtractor

  리포트 | 4페이지 | 2,000원 | 등록일 2014.05.13

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  AND, OR, ADD, Subtract 설계(회로도, 시뮬레이션 결과)

  회로도1bit-Adder-Subtractor Netlist1bit-Adder-Subtractor Library Symbol 및 SUBCKT 생성1bit-Adder-Subtractor ... 시뮬레이션 결과 그래프를 보면 1비트 전가산기의 진리표와 일치하는 것을 알 수 있다.1 bit-Adder-Subtract 설계Full Adder와 XOR 게이트를 이용하여 가산과 감산 ... 둘다 할 수 있는 1비트 가감산기를 설계한다.Adder-Subtract 회로도위의 회로도에서 2 by 1 MUX와 NOT 게이트 대신에 XOR 게이트를 사용한다.1bit-Adder-Subtract

  리포트 | 27페이지 | 3,500원 | 등록일 2014.04.01 | 수정일 2014.04.29

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  기초전자공학실험2 Adder (가산기)

  Full Adder를 응용하여 2 bit Subtractor(감산기)를 구현한다.4.BackgroundHalf Adder (반가산기)컴퓨터로 이진숫자를 덧셈하기 위해 사용되는 논리 ... 기초전자공학실험21.TitleAdder (가산기)2.Name3.AbstractHalf Adder 와 Full Adder를 작성하고 Full Adder를 이용해서 4bit Digit ... Adder를 구현한다.

  리포트 | 34페이지 | 1,000원 | 등록일 2014.07.09

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  2비트 전가산기 예비보고서

  실험 제목 2비트 전가산기실험 목적[1] 반가산기와 전가산기의 원리를 이해.[2] 가산기를 이용한 논리회로의 구성능력을 키움.관련이론① 반가산기 (HA : Half Adder)- 자리올림은 ... 고려하지 않고 두 비트 A, B만을 입력으로 받아서 출력에 그의 합 S와 자리올림 수 C를 각각 1 비트씩 출력하는 회로② 전가산기 (FA : Full Adder)- 자리올림수를 ... 한 자리의 2진수를 뺄셈하는 형태를 네 가지 조합이발생하며, 그 결과는 다음과 같다.④ 전감산기(Full Subtractor)- 두 자리 이상의 2진수를 계산할 수 있는 회로.

  리포트 | 5페이지 | 1,000원 | 등록일 2014.06.03

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  아주대학교 논리회로실험 실험3 예비보고서

  Full Subtractor(전감산기)1. XOR gate 2개, AND gate 2개, NOT gate 2개,OR gate 1개를 이용하여 Bread Board에 그림과 같이 ... Half Subtractor(반감산기)1. XOR gate 1개, AND gate 1개, NOT gate 1개를이용하여 Bread Board에 그림과 같이 회로를 구성한다.2. ... Logic gate를 이용해서 가산기(adder)와 감산기 (substractor)를 구성한다.2.

  리포트 | 7페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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  4비트 가감산기 설계 보고서

  < 설계 > 4-bit Adder/Subtractor Unit▶ 문제 정의를 위한 명세 및 설계 범위4비트 가감산기를 만들기 위해 4개의 fulladder에 각 각 4개의 A, B ... (c언어에서 함수호출과 비슷함)AddnSub_adder a0 ( S[0], w0, in_A[0], in_B[0], AnS, AnS);AddnSub_adder a1 ( S[1], w1 ... , in_A[1], in_B[1], w0, AnS);AddnSub_adder a2 ( S[2], w2, in_A[2], in_B[2], w1, AnS);AddnSub_adder a3

  리포트 | 4페이지 | 1,500원 | 등록일 2014.05.19

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  [A+ 결과보고서] 아주대 논리회로실험 실험3 '가산기& 감산기'

  실험목적-Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해본다. ... ●감산기(Subtractor) 실험결과3)반감산기 구성 및 결과 확인(위부터 D,Bi)ABDBiABDBiABDBi0000101001111100A01110001B00101011Bi01001101D00010111Bo00001111 ... -반감산기와 전감산기의 진리표를 작성해보고 각각의 특성과 차이점을 이해한다.2.실험결과●가산기(Adder) 실험결과1)반가산기 구성 및 결과 확인(위부터 S,C)ABSCABSCABSC

  리포트 | 5페이지 | 1,000원 | 등록일 2015.03.27

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  실험3결과 ADD&SUB

  [실험3] Adder & Subtractor1. ... Ripple-carry adder, Carry-lookahead adder, Carry save adder등이 있었다. ... 반면 binary adder의 반대 역할을 하는 subtractor는, 적은 비용으로 implement 기능을 수행할 수 있다.

  리포트 | 5페이지 | 3,000원 | 등록일 2014.05.13

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  가산기(Adder)

  구성하여 실험 했다고 할 수 있다.Cast에 0을 부여하면 실험3과 같은 Adder를 수행하며, 1을 부여하면 Subtractor의 역할을 수행한다. ... 실험3 회로의 각각의 FA 앞에 XOR 게이트를 추가한 회로로써, input, Cast의 입력 신호에 따라 Adder와 Subtractor역할 수행을 확인하는 것을 목적으로 했다.먼저 ... Subtractor에서의 carry의 역할은 Adder와 마찬가지로 자리수의 전달을 수행하지만, 위 자리수에서 아래 자리수로 전달하는 것에 차이가 있었다.7.Analysis이번 실험의

  리포트 | 32페이지 | 3,000원 | 등록일 2010.10.16

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  Combinational_Logic_Design_Ⅰ_Arithmetic_Logic and Comparator

  자리올림(Carry out:Co)을 출력시키는 논리 회로반가산기의 입력에 자리 올림 입력 비트를 추가시킨 회로Truth table4비트 가산기 : 멀티 비트 가산기(Multi-Bit Adder ... (ALB)4 = 4 (EQ)0 = 0 (EQ)0 < 4 (ALB)Data analysis (compare results, reasons of error)Inlab 1. 1-bit Subtractor

  리포트 | 32페이지 | 3,000원 | 등록일 2016.04.06 | 수정일 2017.03.08

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  디지털시스템 verilog 실험 결과보고서의 모든 것,BCDto7Segment, FlipFlop, Counter, RAM, 유한상태머신회로, Dotmatrix, Stopwatch etc

  Full Adder2. 4bit Adder3. 4bit Subtractor[결과 및 토의]full_adder, 4bit_adder, 4bit_subtractor 순으로 verilog ... HALF ADDER실험목표HALF ADDER코드를 작성하여 HALF ADDER의 기능을 확인하고 Altera QuartusⅡ프로그램을 확인해본다.작성코드및코드설명[ 작성코드 & 코드설명 ... 두 개의 HALF ADDER의 Carrry값에 OR gate를 추가하여 FULL ADDER를 만들 수 있다.

  리포트 | 32페이지 | 3,000원 | 등록일 2012.11.27

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  서강대학교 디지털논리회로실험 텀프로젝트

  Money Adder의 설계바리스타가 돈을 처리하는 과정에서 가장 먼저 처리해야할 돈의 입력을 adder를 설계해서 해결하고자 하였다. ... Money Subtractor의 설계위 회로에서 부분을 나누어 각 부분이 어떤 기능을 하는지 확인해보도록 하겠다.먼저 비교기를 세부적으로 분석해보도록 하겠다. ... 마지막으로 cout은 추후 설명할 5bit adder의 carryout인데, 이 carryout이 1인 경우에도 총액 mo[4..0]가 31, 즉 3100원보다 커지는 것이므로 추가적인

  리포트 | 36페이지 | 3,500원 | 등록일 2014.01.02

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  실험 3. 가산기 & 감산기 결과

  가산기와 감산기(Adder & Subtractor)실험 1 : 반가산기를 구성하고 그 결과를 확인하라.· A = 1, B = 1 인 모습< Truth Table >입력출력ABCS0* ... 예상 결과와 실험 결과가 일치했다.실험에 대한 고찰이번 실험의 목적은 가산기와 감산기 실험으로 XOR 게이트, AND 게이트, OR 게이트 그리고 NOT 게이트를 이용하여 가산기(adder

  리포트 | 6페이지 | 1,000원 | 등록일 2012.12.05

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  디지털 논리 실험, Half adder와 Full adder 실험 결과 보고서

  +0101015-1100062+1000154+10011표 7-2 4비트 Adder/Subtractor의 진리표실험 7에서는 2의 보수를 이용한 4-bit Adder/Subtractor에 ... 4) 4-bit Adder/Subtractor Timing AnalyzerⅡ. ... 실험결과Fig 1) Full Adder의 GraphFig 2) Full Adder의 Timing AnalyzerFig 3) 4-bit Adder/Subtractor GraphFig

  리포트 | 4페이지 | 1,500원 | 등록일 2009.07.18

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  결과레포트 - OP-Amp회로

  General From of Adder* Op-Amp를 이용하여 Subtractor를 구현하는 방법** Subtractor.include "uA741.cir"Vcc 1 0 dc 15Vee ... 실험 결과1) Adder** Adder.include "uA741.cir"Vcc 10 0 dc 15Vee 11 0 dc -15Vin1 1 0 sin(0 0.6 1k)Vin2 2 0 ... 신뢰할 수 있는 있었는데, 아예 실험과정에 Subtractor도 테스트하는 과정이 있었으면 하는 아쉬움이 남는다.

  리포트 | 10페이지 | 1,000원 | 등록일 2009.08.19

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