"VHDL" 검색결과 221-240 / 1,395건

• 

  정보응용실험- PROCESS 문, Sequential 문 VHDL

  ◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈* PROCESS 문, Sequential 문 (7주차) 레포트* Process 문Process 문은 일반적으로 VHDL에서

  리포트 | 5페이지 | 2,000원 | 등록일 2013.06.08

  다운로드 장바구니
• 

  VHDL과 VerilogHDL의 차이점

  VHDL과 Verilog HDL의 차이점VHDL과 Verilog HDL은 모두 Hardware Description Language 이다. ... VHDL은 미국 정부, IEEE, 그리고 대부분의 EDA업계의 지지를 받고 있으므로 이는 Verilog가 특정 회사의 칩에만 국한된다면 VHDL은 다른 회사 사이의 호환성이 보장된다 ... VHDL은 개발 이후 IEEE에 의해 표준화된 HDL이라면 Verilog HDL은 회사에서 개발하여 발전한 HDL이다.

  리포트 | 1페이지 | 1,000원 | 등록일 2008.03.18

  다운로드 장바구니
• 

  [VHDL]실험12. 16진 counter

  이와는 달리 VHDL표현에서 에지 트리거형 플립플롭은 clock 의 동작을 표현하여야 한다. 그러므로 다음과 같이 clock을 정의한 구문을 이용하게 된다.? ... edge에서 동작되며 종류로는 상승 에지 트리거형(positive edge triggered type)과 하강 에지 트리거형(negative edge triggered type)이 있다.VHDL

  리포트 | 7페이지 | 1,000원 | 등록일 2011.06.08

  다운로드 장바구니
• 

  vhdl을 이용한 디지털시계+스탑워치 설계

  기능시계 Run/Set 모드 - 모드 변경키를 이용하여 Run/Set 모드 변경 가능날짜 Run/Set 모드 - 날짜 모드 진입 후 최초 Run 모드 - Key[2]를 누르면 Set모드 진입, 계속 누를 시 다시 Run모드 - 각각의 월에 따른 일 지원(..

  리포트 | 13페이지 | 무료 | 등록일 2012.06.28 | 수정일 2018.05.29

  다운로드 장바구니
• 

  VHDL을 이용한 롬 & 램 설계에 대한 이해

  SIGNAL을 이용한 SHIFT1. SIGNAL은 회로의 상호연결을 표현한 것이다.2. SIGNAL의 선언은 Package, Entity, Architecture에서 선언될 수 있다. Entity 내의 모든 PORT는 디폴트에 의해 SIGNAL이다.3. SIGNAL은 ..

  리포트 | 5페이지 | 무료 | 등록일 2012.06.28 | 수정일 2018.05.29

  다운로드 장바구니
• 

  디지털 논리회로 VHDL 코딩 과제 4bit full adder 설계

  실험목표이번 실험의 목표는 4bit full adder를 VHDL언어로 코딩하여 ModelSim프로그램으로 시뮬레이션하는 것이었다. (단 XOR를 사용하지 않는다.)2. ... (마지막장 그림 참조)이것을 바탕으로 VHDL코딩을 하였다.처음 entity 선언에서 이 방법이 MUX를 이용한 full adder이므로 MUXadder라고 명명하였고, MUXadder의

  리포트 | 16페이지 | 2,000원 | 등록일 2014.10.13 | 수정일 2015.12.07

  다운로드 장바구니
• 

  아주대 논리회로 프로젝트1 이름학번 출력 VHDL 설계

  조건에 따라 하나의 입력포트에 학번과 이름을 입력받아 출력을 시켜야 하는데 VHDL 에서는 type의 지정형태가 매우 중요하다. ... 프로젝트 문제 분석 (설계 예상 방향)이번 프로젝트는 VHDL 프로그램을 사용하여 입력에 자신의 학번과 이름을 넣어 7-Segment에 출력시키는 설계를 하는 것이다.먼저 주어진 설계 ... 소스 코드xilinx VHDL Design Tool을 이용하여 코딩한 소스소스 코드 설명→ 위 코드에서 볼 수 있듯이 엔티티 선언부에는 학번과 이름을 입력시키는 i 입력 포트와i 로

  리포트 | 18페이지 | 4,500원 | 등록일 2014.10.04 | 수정일 2018.12.02

  다운로드 장바구니
• 

  [vhdl] fifo

  FIFO⊙ sourcelibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fifo isport ( clk: in std_logic;wr, rd : in std_logic;wrin..

  리포트 | 12페이지 | 1,500원 | 등록일 2004.06.03

  다운로드 장바구니
• 

  [VHDL] VHDL(mu0)

  ? control unitLibrary IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity cu isport (reset : in std_l..

  리포트 | 20페이지 | 2,000원 | 등록일 2004.06.03

  다운로드 장바구니
• 

  [VHDL]실험14. 주파수 분주 카운터

  입력클럭의 10주기 길이가 출력클럭의 1주기가 된다는 것을 의미한다.)이것을 VHDL소스로 구현해 보면 다음과 같다. ... 학기2011년 1학기과목명디지탈논리회로실험LAB번호실험 제목14주파수 분주 카운터실험 일자제출자 이름제출자 학번팀원 이름팀원 학번*실험 목적(1) 주파수 분주를 위한 카운터의 VHDL

  리포트 | 5페이지 | 1,000원 | 등록일 2011.06.08

  다운로드 장바구니
• 

  [디시설] stop watch 코딩 전북대 vhdl quartus

  // Clk_divmodule clk_div (clk, out); // Colck 분주 모듈input clk; // 입출력 변수 정의output out;reg [14:0] tempout;always @(posedge clk) // Posetive Edge 발생시 tem..

  리포트 | 6페이지 | 1,000원 | 등록일 2013.12.17 | 수정일 2016.07.16

  다운로드 장바구니
• 

  vhdl을 이용한 6비트 업다운 카운터

  LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_signed.ALL; use ieee.std_logic_arith.all;ENTITY updown_6bit IS PORT (clk, reset, up:..

  리포트 | 1페이지 | 1,000원 | 등록일 2010.04.07

  다운로드 장바구니
• 

  vhdl을 이용한 xor 선택적, 조건적설계

  library IEEE;use IEEE.std_logic_1164.all;entity tb_xor_sel isend tb_xor_sel;architecture TestBench of tb_xor_sel isconstant CLK_PERIOD : time :=50 ns;..

  리포트 | 2페이지 | 1,000원 | 등록일 2010.04.07

  다운로드 장바구니
• 

  VHDL를 이용한 농구전광판 구현

  VHDL을 이용하여 Training KIT의 LCD와 7-Segmaent를 이용하여 농구 전광판을 설계한다.

  리포트 | 33페이지 | 5,000원 | 등록일 2010.05.27

  다운로드 장바구니
• 

  [디지털시스템][VHDL} Design 4-bit Right Shift Resister 설계

  이번 과제를 통해 VHDL code 작성법에 대해 정리할 수 있었다. 그리고 testbench code의 작성도 배웠다. ... 이번 설계를 위해서는 기본적인 VHDL에 대한 지식이 있어야 하고, 세부적으로는 process문을 다루는 것이 가능해야 하고, testbench source가 주어지지 않았으므로 직접

  리포트 | 11페이지 | 2,000원 | 등록일 2014.05.07

  다운로드 장바구니
• 

  VHDL을 이용한 소주,맥주 자판기 만들기

  소주, 맥주 자판기 소스 전문박 찬 봉 교 수 님 조2005200026 김경민2005200173 서주완2006200131 박정영2006200378 한효준drink.vhd--------------------------------------------------------..

  리포트 | 7페이지 | 2,000원 | 등록일 2011.06.24 | 수정일 2015.07.19

  다운로드 장바구니
• 

  VHDL 디지털시계 최종보고서 시뮬레이션(소스 포함)

  그래서 1학기때 많이 보고 경험했던 디지털시계로 의견이 모아졌습니다.이미 한 번 쯤은 경험해 보았지만 처음으로 배운 VHDL에서 간단한 칩으로만 만들었던 회로를 VHDL 방식으로 변환시켜 ... VHDL- 디지털 시계-Term PROJECT5조200##### ###※ 목차 ※1. 작품 선정동기 및 개발 목적/목표2. 개발내용- 소스코드- 시뮬레이션1. ... 다만 VHDL을 배우고, 상품을 만듬으로 해서 저희 조원이 저희의 머리로써 저희가 수업에 배운 것을 어느 정도를 해낼 수 있는지에 대해서 도전을 해보고 싶었습니다.

  리포트 | 15페이지 | 1,500원 | 등록일 2013.01.26 | 수정일 2023.03.08

  다운로드 장바구니
• 

  VHDL을 이용한 UART설계

  Block Diagram Transmitter / Receiver / Baud Rate generator Simulation_top Reference VHDL coding (Top ... (TDR Empty) ● 시스템 클럭 주파수 : 8MHz (T=125ns=0.125us)Top_simulation*************101VHDL Coding_Toplibrary

  리포트 | 24페이지 | 3,000원 | 등록일 2007.12.23

  다운로드 장바구니
• 

  VHDL Digital Alarm Clock 디지털 알람 시계

  digclock.vhdLibrary IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity digclock isport( CLK :in std_logic;RST :in std_logic;SET :..

  리포트 | 17페이지 | 5,000원 | 등록일 2011.06.14

  다운로드 장바구니
• 

  vhdl를 이용한 10진 카운터 설계

  Library IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count_10 isport( RST : in std_logic; CLK : in std_logic; CNT_OUT : o..

  리포트 | 5페이지 | 1,000원 | 등록일 2010.06.11

  다운로드 장바구니