"D latch" 검색결과 221-240 / 565건

• 

  플립플롭 실험 예비보고서

  SR Latch 회로래치(latch)는 기본적인 플립플롭(basic flip-flop)을 말하며, NOR 게이트를 사용하여구성할 수도 있고, NAND 게이트를 사용하여 구성할 수도 ... 이와 같은 enable 제어신호를 갖는 D 래치 회로는 E=0일 때에는 출력Q 값이 변하지 않으며, E=1일 때에는 입력 D 값이 출력 Q 값으로 그대로 전달된다. 다 ... 이제 이 회로를 이용하여그림 7-4(a)의 회로도에 나타낸 것과 같이 회로를 구성하면, 소위 말하는 D(delay) 래치 회로가 된다.

  리포트 | 6페이지 | 1,000원 | 등록일 2014.10.15

  다운로드 장바구니
• 

  다이오드 실험 17 결과보고서

  이것은 다이오드에 차례로 불이 들어오는 것을 보면 확인 할 수 있다.- 실험 2 : 이 실험은 ring counter를 동작시키는 실험으로 마지막 latch의 출력이 첫 번째 latch의 ... 우리 조는 전구 4개 중 좌측 상단에 있는 다이오드가 A, 좌측 하단에 있는 다이오드가 B, 우측 상단에 있는 다이오드가 C, 우측 하단에 있는 다이오드가 D로 두었다.

  리포트 | 3페이지 | 1,000원 | 등록일 2013.12.10

  다운로드 장바구니
• 

  dff를 이용한 카운터,쉬프터 설계

  dff사용dff_using_latch U2 (q[1],d[0],d[1]);dff_using_latch U3 (q[2],d[1],d[2]);dff_using_latch U4 (q[3] ... #10 G3(d[2],q[2]);not_c #10 G4(d[3],q[3]);dff_using_latch U1 (q[0],clk ,d[0]); // 표준 라이브러리 마스터 슬레이브 ... dff_using_latch U2 (q[1],clk,q[0]);dff_using_latch U3 (q[2],clk,q[1]);dff_using_latch U4 (q[3],clk,q[

  리포트 | 5페이지 | 1,000원 | 등록일 2012.08.13

  다운로드 장바구니
• 

  디지털시스템 verilog 실험 결과보고서의 모든 것,BCDto7Segment, FlipFlop, Counter, RAM, 유한상태머신회로, Dotmatrix, Stopwatch etc

  이러한 SR latch를 사용하여 D latch를 만들고, D latch를 이용하여 D flipflop을 만든다. ... SR NOR latch2. D latch3. ... D flip flop4. shift register[결과 및 토의]SR latch, D latch, D flipflop, shift register를 구현하는 실험이었다. latch란

  리포트 | 32페이지 | 3,000원 | 등록일 2012.11.27

  다운로드 장바구니
• 

  서강대학교 디지털논리회로실험 7주차결과

  Latch역시 data holding의 측면에서 Flip-flop과 동작이 동일하지만, 가장 큰 차이점은 Latch는 Level-triggered device이고, Flip-flop은 ... Clock신호가 0-1 또는 1-0으로 Transition할 때 Latch의 경우 1 또는 0의 Level을 감지하여 동작하는 반면, Flip-flop은 Transition이 일어나는 ... D input을 J에 연결하고, 그것을 inverting 시켜 K에 연결할 경우 아래의 회로는 D Flip-flop으로 동작하게 된다.▲ JK Flip-flop to D Flip-flop

  리포트 | 8페이지 | 2,000원 | 등록일 2014.01.02

  다운로드 장바구니
• 

  [Counter구현]래치(Latch), FF, Counter 구현 (Verilog)

  Gated D Latch)// Description :// 현재 상태에 따라 변경되는 D Latch를 구현한다.// Dependencies :// None// Return Value ... /////////////////////////////////////////////////////////////////////////////module D_Latch ( D, Clk, ... ) 논리회로 (RS 래치(Latch))- NAND Gated RS 래치(Latch) 논리회로 (RS 래치(Latch))- 논리회로 ( RS 플립플롭)█ RS Master –Slave

  리포트 | 14페이지 | 2,000원 | 등록일 2006.08.22

  다운로드 장바구니
• 

  서강대학교 컴퓨터학실험II 8주차 예비레포트 6 / 플립-플롭 RS/D/JK

  RS 플립-플롭의 이론JK 플립-플롭의 이론D 플립-플롭의 이론T 플립-플롭의 이론Latch 의 기능Clock 의 기능Edge-Trigger의 특성Master-Slave의 개념기타

  리포트 | 4페이지 | 1,500원 | 등록일 2008.06.18

  다운로드 장바구니
• 

  비동기 제어 신호를 갖는 마스터 슬레이브 dff (스위치 모델)

  clk Q1 D rising D0 1 X X 11 0 X X 00 0 X X 0목차Latch_m (switch 레벨 소스)Latch_s_a (switch 레벨 소스)Mux_n (switch ... clk,clrn,prn,clka;parameter pd=58;wire n ;latch_m TUT1 ( n,clk,d );latch_s_a TUT2 ( q,clk,clrn,prn,n ... ,q,en);endmodule`timescale 1ps/1psmodule latch_s_a(output q,input en,clrn,prn,input d);parameter pd =

  리포트 | 5페이지 | 5,000원 | 등록일 2012.08.10

  다운로드 장바구니
• 

  게이트 레벨 혹은 스위치 모델 dff (데이터 플립플롭)

  wire Q;reg D,clk;dff_using_latch TUT ( Q,clk,D );always #10 clk=~clk;initialbegin#0 rst=1'b1; clk=1'b1 ... Level)// 설명 :// 데이터 래치 회로`timescale 1ps/1psmodule dff_using_latch ( output q, input clk,d );wire n;dlatch_p ... // 파일이름:dff_using_latch.v// 버젼 : 1.0// 날짜 : 2011.08.09// 저자 : 탁 형옥// CODE 형태 : Switch Level (Transistor

  리포트 | 9페이지 | 5,000원 | 등록일 2012.07.27

  다운로드 장바구니
• 

  플립플롭 예비

  본인의 경우 J-K 플립플롭을 사용하였는데, 입력 D 가 J에는 그대로, K에는 not 게이트를 거쳐 들어가기 때문에, D latch 와 마찬가지로 입력과 출력이 같게 된다. ... 0--Q불변100Q불변1010reset1101set111-금지이 회로는 SR latch 에 클럭신호를 넣어주는 구도로 제작되었다. ... 그 외에 입력 신호 D자체의 변화는 무시한다JK 회로CLKJKQ비고?

  리포트 | 3페이지 | 1,000원 | 등록일 2013.05.24

  다운로드 장바구니
• 

  최신지급인도방식 국문계약서사례

  (K20-61313-B)14,000¥ 20.40¥ 285,6002Latch (K20-61314-B)6,000¥ 23.10¥ 138,6003Latch (H19-46315/3-C)3,500 ... 목차최신지급인도방식 국문계약서사례소위 다양한 대금결제에서D/P:Documents Against Payment (지급인도조건) 수출업자가 수입업자와의 매매계약에 따라 물품을 자신의 책임 ... 그 거래절차는 다음과 같다.① 수출업자와 수입업자는 신용장 없이 추심방식, 즉 D/P방식의 대금결제조건으로 매매계약을 체결② 수출업자는 수입업자의 선적지시를 받는 대로 매매계약에 일치한

  리포트 | 6페이지 | 1,500원 | 등록일 2014.03.19

  다운로드 장바구니
• 

  Sequential Logic Design Ⅰ Flip-Flop, Register and SIPO

  의하여 동작이 구성되기 위해서는, 그 값을 저장해 줄 기억소자가 필요함.대부분의 디지털 시스템은 조합 논리 회로와 기억소자로 구성됨.가장 많이 사용되는 기억소자가 플립플롭.래치(LATCH ... 조건에서 모호한 출력상태를 갖지 않는 다는 동작을 제외하고, S-R 플립플롭과 동일한 상태를 제어함.J=K=1인 조건에서 플립플롭은 클럭의 신호에 대하여 항상 출력값을 반전시킴.D ... 플립플롭오직 하나의 데이터 입력을 갖음.클럭이 발생하였을 때, 입력 D의 상태를 Q에 전달함.Hypothesis of this Lab & Basis of the assumption데이터의

  리포트 | 13페이지 | 1,000원 | 등록일 2016.04.06

  다운로드 장바구니
• 

  아주대 논회실 논리회로실험 실험6 예비보고서

  Latch는 하나의 데이터 입력, 하나의 클럭 입력 그리고 하나의 출력을 갖는다. ... 실험 이론-Latch(래치)래치는 비동기 기억소자로서 하나 이상의 비트들을 저장하기 위한 디지털 논리회로이다. ... .- R-S Flip-Flop과 변형형인 D Flip-Flop, J-K Flip-Flop를 구성해보고 동작특성을 이해해본다.2.

  리포트 | 6페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

  다운로드 장바구니
• 

  스위치 모델 dff 회로 설계

  ;wire Q;reg D,clk;dff_using_latch2 TUT ( Q,clk,D ); // Tr under Test (TUT)always #10 clk=~clk;initialbegin ... (작성자:탁형옥 2012.7.30)`timescale 1ps/1psmodule dff_using_latch2 ( output q, input clk,d );parameter pd = ... ,q1,en);pmos #pd T4(q,vcc,q1);nmos #pd T5(q,gnd,q1);endmodule`timescale 1ns/10psmodule tb_dff_using_latch2

  리포트 | 5페이지 | 5,000원 | 등록일 2012.07.31

  다운로드 장바구니
• 

  [디지털시스템실험(Verilog)] Register 예비보고서

  하나와 SR Latch 하나로 구현하였다.Master가 D Latch이고, Slave가 SR Latch이므로 input은 D와 C만 존재하는 형태이다.그러나 이번 실험에서 구현하여야 ... 구현하여야 하는 D Flip-Flop은 Positive edge asynchronous reset D Flip-Flop이다.디지털시스템 교과서에서는 D Flip-Flop을 D Latch ... set 부분을, D Flip-Flop의 D로 적용하였다.그러나 이는 D Latch를 사용한 D Flip-Flop의 구조를 토대로 추측하여 임의로 구성한 것으로, 확신할 수 없는 설계이다

  리포트 | 3페이지 | 1,500원 | 등록일 2011.10.05

  다운로드 장바구니
• 

  비동기 제어 신호 set을 갖는 dff 프리미티브 회로 설계

  ;wire Q;reg D,clk;reg clrn,prn;dff_as_using_latch TUT ( Q,clk,D,clrn,prn ); // Tr under Test (TUT)always ... (작성자:탁형옥 2012.8.25)`timescale 1ps/1psmodule dff_as_using_latch // dff with async set(output q,input clk ... nmos #pd1 T2(n,q,en);pullup (q);nmos #pd T3 (q,s,n);endmodule`timescale 1ns/10psmodule tb_dff_as_using_latch

  리포트 | 5페이지 | 50,000원 | 등록일 2012.08.26

  다운로드 장바구니
• 

  비동기 제어 신호 set을 갖는 dff 회로 스위치 모델 설계

  ;wire Q;reg D,clk;reg clrn,prn;dff_as_using_latch TUT ( Q,clk,D,clrn,prn ); // Tr under Test (TUT)always ... (작성자:탁형옥 2012.8.25)`timescale 1ps/1psmodule dff_as_using_latch // dff with async set(output q,input clk ... nmos #pd1 T2(n,q,en);pullup (q);nmos #pd T3 (q,n,s);endmodule`timescale 1ns/10psmodule tb_dff_as_using_latch

  리포트 | 5페이지 | 3,000원 | 등록일 2012.08.25

  다운로드 장바구니
• 

  실험 5. 래치와 플립플롭(예비)

  주요 이론(S-R Latch) (S-R Latch Truth Table)S-R 래치는 set나 reset하는 제어 비트가 독립적인 조건을 가지는 경우 ,제어, 응용에 아주 유용하다. ... 실험 2,3) D F/F(gate 이용, IC이용)? ... 실험 2,3) D F/F(gate 이용, IC이용)D Flip-Flop은 클락의 주기적 펄스가 있을 때 rising edge시점에서 약간의 딜레이 후 인풋과 똑같이 출력된다.

  리포트 | 2페이지 | 1,000원 | 등록일 2012.09.14 | 수정일 2014.01.01

  다운로드 장바구니
• 

  아주대 논리회로실험 실험결과5 래치와 플립플롭(Latch & Flip-Flop)

  그리고 D F/F의 입력 D를 Q'와 연 결 시키면 Q의 보수값인 Q'값이 입력 D로 들어와 토글 기능을 하게 되는데 이처럼 D F/F으로도 T F/F 구성이 가능함을 예상할 수 있었다 ... : 이번 실험은 NAND GATE가 4개 들어있는 74HC00을 이용하여 R-S latch를 구성해보는 실험이 었다. ... 예비과제 (1)에서 구한 R-S latch를 구성한 후 출력을 측정하라74HC00을 이용하여 구성한 R-S latchSRQ(t)00Undefined01110011Q(t-1)(불변)SimulationComent

  리포트 | 5페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

  다운로드 장바구니
• 

  [공학]래치와 플립플롭 동기 비동기카운터

  ■ 래치(latch)와 플립플롭(flip-flop)래치와 플립플롭은 두 개의 안정 상태를 갖는 일종의 기억 회로입니다.회로의 외부로부터 입력을 가하지 않는 한 본래의 상태를 유지할 ... edge trigger)에 의해서 동작하며 클럭 펄스가 나타나기 바로 이전의 입력이 출력에 반영되어 다음 클럭 펄스가 나타날 때까지 그 상태를 유지합니다.■ 비동기식 S-R 래치(latch ... 동기식 S-R 래치와 특성표■ D 래치와 D 풀리풀롭D 래치와 D 풀리풀롭은 동기식 S-R 래치에서 S입력의 반전된 것을 R 입력에 가 하도록 하여 입력을 하나로 줄인 형태의 회로를

  리포트 | 5페이지 | 1,000원 | 등록일 2006.09.13

  다운로드 장바구니