"Quartus" 검색결과 201-220 / 370건

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  BCD-7세그먼트 디코더 논리회로 설계보고서

  (양해 부탁드립니다....)5) Quartus2의 회로구상과 결과값 도출 및 검증Quartus2 의 회로구상과 결과값 도출 및 검증- 시뮬레이션 결과① Input에 의한 0,1 대입과

  리포트 | 5페이지 | 1,000원 | 등록일 2014.06.03

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  [VHDL] 7-세그먼트 디코더 설계

  ∙ 실습 목적하나의 7-세그먼트는 한 자리 16진수를 출력할 수 있다. 그러나 FPGA에서 한 자리 16진수는4비트에 저장되며, 7세그먼트에 출력하기 위해서는 디코딩을 해야 한다. 본 실습에서는 스위치 입력으로 저장된 0x0~0xF 사이의 한 자리 16진수를 7세그먼트..

  리포트 | 5페이지 | 1,000원 | 등록일 2012.12.16

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  [디지털논리]Sequential Logic Circuit Design ; Synchronous Binary up-counter

  이와 같은 설계 과정을 통하여서 QUARTUS라는 툴에 대하여서 더 공부한 계기가 되었고, 12진 카운터의 원리에 대해서 잘 알게 되었습니다.RTL ... 설계 결과 및 검증Quartus_II Wave form file- VHDL 소스로부터 나온 타이밍- Block diagram 소스로부터 나온 타이밍- 두 결과 검증 및 비교4. ... 설계 결과 및 검증Quartus-II Wave form file- VHDL 소스로부터 나온 타이밍- Block diagram 소스로부터 나온 타이밍이상 두 결과가 정확하게 일치함을

  리포트 | 7페이지 | 1,500원 | 등록일 2006.06.21

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  논리 설계 및 실험, 부산대학교, 논리 설계 텀프로젝트, 디지털 시계 설계 (예비,결과 보고서 및 PPT 포함)

  이 프로그램은 부산대학교 논리설계및 실험 과목 텀프로젝트 디지털 시계 소스코드입니다.본 프로그램에는 PPT(30장 이상) 예비보고서 (30장 이상) , 결과 보고서(80장 이상)이 포함되어있고,디지털 시계의 모든 모듈이 저장되어있습니다.분주회로, 카운터, MUX, D..

  리포트 | 10,000원 | 등록일 2014.12.22 | 수정일 2016.02.10

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  모델심 Tcl Tk (예문:버튼과 단축명령어 이용)

  Tcl 컨솔창에서 source 명령을 사용해 실행시킬 수 있다.tcl console> source 파일1 ;# 파일1을 불어와서 파일1을 해석 및 실행한다.전자 설계 응용 프로그램(Quartus

  리포트 | 12페이지 | 3,000원 | 등록일 2012.10.19

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  VHDL을 이용한 디지털 시계 구현

  두 번째 term project Digital Clock1. VHDL을 이용한 Digital Clock 설계library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_u..

  리포트 | 4페이지 | 1,500원 | 등록일 2009.06.24

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  논리회로실험) 부울대수의 간소화 예비보고서

  .* 실험 기기 및 부품- FPGA (DE2 - 115)- Quartus II & ModelSim Program* Quartus II : 디지털 simulation 에 사용* ModelSim

  리포트 | 4페이지 | 2,000원 | 등록일 2014.01.06

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  2015 하반기 LIG 넥스원 합격 자소서

  2015 하반기 LIG 넥스원 자소서1.“일찍 일어나는 새가 벌레를 잡는다.”학창시절, 잠긴 교실을 가장 먼저 여는 역할을 맡아왔습니다. 매일같이 아침 6시에 출근하시는 아버지를 본받아 일찍 일어나는 것이 습관이 되었기 때문입니다. 작은 습관일지 모르지만 이 점은 한 ..

  자기소개서 | 4페이지 | 3,000원 | 등록일 2015.11.30 | 수정일 2015.12.11

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  [디지털논리회로1] Ripple carry adder

  # Problem statement본 문제는 Quartus를 이용해 32bit Ripple carry adder(RCA)를 Verilog로 구현하는 것이다.

  리포트 | 3페이지 | 2,000원 | 등록일 2015.03.16

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  부울 대수 논리식의 간소화 - Verilog HDL 예비보고서

  .- Verilog HDL code로 Quartus Ⅱ를 이용하여 합성하고 Programing하는 방법을 이해한다.2.

  리포트 | 3페이지 | 1,000원 | 등록일 2013.10.31

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  ASIC 프로젝트 골프 게임

  verilog-HDL언어를 기초로 DE-2 BOARD를 사용하여 간단한 골프게임을 만들어 보았다. 파워 게이지 모드를 통해 날아가는 공의 속도를 조절하였으며, 바람이라는 랜덤변수를 두어 공의 날아가는 방향을 설계하였다. 공은 3차원적으로 날아가도록 하였으며, 동적과녁이..

  리포트 | 14페이지 | 10,000원 | 등록일 2008.12.15

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  디시설 - 7-세그먼트 디코더 설계

  제목7-세그먼트 디코더 설계실습 목적하나의 7-세그먼트 FND는 한 자리의 16진수를 출력할 수 있다. FPGA에서 한 자리의 16진수는 4비트에 저장되며, 7-세그먼트에 출력하려면 디코딩해야 한다. 이 실습에서는 스위치 입력으로 저장된 0x0~0xF 사이의 한 자리 ..

  리포트 | 7페이지 | 1,000원 | 등록일 2019.07.20

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  [쿼터스포함]병렬,BCD 가감산기 결과보고서 / 카르노맵, 게이트 변환

  1. 기본 논리식의 표현 1) 2변수 카르노 맵 - 카르노 맵은 1953년 모리스 카르노(Maurice Karnaugh)가 소개한 것으로 함수에서 사용할 최소항들을 각 칸 안에 넣어서 표로 만들어놓은 것이다. 2변수일 때는 22개, 3변수일 때는 23개, 4변수일 때..

  리포트 | 11페이지 | 2,000원 | 등록일 2011.01.05 | 수정일 2020.01.29

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  [디지털논리회로]Digital clock design

  설계 결과 및 검증Quartus_II Wave form file- VHDL 소스로부터 나온 타이밍- Block diagram 소스로부터 나온 타이밍- 두 결과 검증 및 비교4. ... 설계 결과 및 검증Quartus_II Wave form fileBCD counter VHDLBlock diagramVHDL소스에서의 파형과 block diagram으로부터의 파형이 ... 설계 및 구현 방법① Design the BCD counter, mod-12 counter and mod-60 counter② Draw the logic diagram by Quartus-II③

  리포트 | 10페이지 | 1,500원 | 등록일 2006.06.21

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  VHDL

  빛을 추적하는 로봇 [해바라기로봇]Quartus II 9.1sp1 Web Edition 로 동작하는 프로그램입니다.

  리포트 | 17페이지 | 5,000원 | 등록일 2012.12.31

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  디지털 시계 설계 보고서

  고찰Verilog 소스코드 작성, Quartus를 이용한 회로구성, Modelsim을 사용한 시뮬레이션하는 과정을 모두 거쳐 SoC시스템 작동 파일을 만들 수 있었다.

  리포트 | 19페이지 | 2,000원 | 등록일 2012.05.29

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  LG 이노텍 2015 상반기 합격 자소서

  그 중 한 수업에서 Quartus라는 개발 Tool을 사용하여 프로젝트를 진행했습니다.

  자기소개서 | 2페이지 | 3,000원 | 등록일 2015.12.13

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  [디지털논리회로] 커피자동판매기 설계

  설계 프로젝트 결과보고서 2011 년도 1 학기 커피 자동판매기 설계목 차 설계 사양 변수 결정 ( 입력 , 출력 , 상태 ) Flip-Flop 의 결정 상태도 (State diagram) 상태표 (State table) 간소화 ( 카르노맵 이용 ) 회로 설계 시뮬레이..

  리포트 | 25페이지 | 2,000원 | 등록일 2011.06.29

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  전가산기와 BCD가산기 설계

  설계순서① 전가산기의 회로를 구성 한다.② 구성된 회로도를 Quartus 를 사용하여 시뮬레이션 한다.③ 전가산기의 Simulation 작동 결과를 확인한다.④ Simulation ... 값과 이론 값을 비교해 본다.⑤ 7483을 이용해 BCD가산기 회로를 구성한다.⑥ 구성된 회로도를 Quartus 를 사용하여 시뮬레이션 한다.⑦ BCD가산기의 Simulation 작동

  시험자료 | 6페이지 | 2,000원 | 등록일 2012.04.25

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  [디지털논리회로] 프로젝트 - 고속 동작 덧셈기 설계

  (Quartus에서는 VHDL 코드 상의 지연시간이 아닌 target FPGA의 지연시간으로 시뮬레이션되므로 두 덧셈기에 대해서 같은 시뮬레이터를 사용한다.)4. ... .- Test bench code를 Quartus 또는 Modelsim 등의 시뮬레이터를 사용해 시뮬레이션을 수행한다.- 출력이 두 입력의 합과 같은지 확인한다.- 입력이 입력된 시점으로부터

  리포트 | 19페이지 | 1,000원 | 등록일 2014.05.06

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