Full adder 와 Full subtracter 예비

*정*

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최초 등록일: 2008.11.10
최종 저작일: 2008.11; 13페이지/ 한컴오피스; 가격 1,000원

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1. 목적
전가산과 전감산의 산술 연산을 수행할 수 있는 논리 회로의 설계를 익힌다.
2. 이론
전가산기와 전감산기는 3개의 데이터 비트를 더하거나 빼는 논리 블록이다. 합 S와 차 D의 논리식은 근본적으로는 Boole 대수에 의하여 간소화할 수는 없으나, 변형할 수는 있다. 한 방법으로 똑같은 EOR 회로를 이용하여 로 차 로 표시할 수 있다. 캐리 와 바로우 의 논리식은 서로 다르나 카르노 맵에 의하여 간소화할 수 있다. S와 의 덧셈은 두 개의 반가산기로 수행할 수 있으며 D와 의 뺄셈은 두 개의 반감산기로 수행할 수 있다.
그림 28-1 4-비트 병렬 감가산기
와 간의 논리적인 차이 때문에 여러 개 비트의 뺄셈은 때때로 산술연산에 필요한 논리 블록의 수를 줄이기 위하여 보수(complement) 덧셈으로 수행할 때가 있다.
그림 28-1은 2`s complement 가산 및 감산을 수행할 수 있는 4비트 병렬가산기이다.
ADD/SUB가 0이면 가산기로서 동작하고 ADD/SUB가 1이면 2`s complement 감산
동작을 수행한다.
3. 실험 기기 및 부품
1) 오실로스코프(CRO) : 1SET
2) 직류 전원 공급기(5V, 50mA) : 1SET
3) IC 7400(quad 2-input NAND gate)
4) IC 7402(quad 2-input NOR gate)
5) IC 7404(hex inverter)
6) IC 7410(triple 3-input NAND gate)
7) IC 7420(dual 40input NAND gate)
8) IC 7483(4-bit full- adder)
9) IC 7486(quad exclusive OR gate)
10) 저항 680Ω 5개
11) LED(Light Emitting Diode) 5개
12) 스위치 뱅크(5개 스위치) 2개

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