JFET 공통 소스 증폭기

소개글

JFET 공통 소스 증폭기 예비 레포트 및 시뮬레이션 입니다.

목차

1. 목적
2. 관련 이론
공통-소스 증폭기
3. 시뮬레이션
5. 실험 방법

본문내용

1. 목적
JFET 공통 소스 증폭기를 구성하여 증폭기의 특성 및 동작 원리를 실험을 통하여 이해한다.

2. 관련 이론
공통-소스 증폭기
소신호 등가회로 모델로 대체하면 바이어스 전류 전원이 개방 회로를 대체된다.

중략...

1) 자기 바이어스
그림 (a)는 JFET의 또 다른 바이어스 방법인 자기 바이어스를 나타내고 있다. 게이트 전원은 없고 드레인 전원만 공급된다는 것을 유의해야 한다. 이런 개념은 게이트-소스에 역방향 전압을 만들기 위해서 소스 저항 양단에 걸리는 전압을 사용하는데 있으며, 이것은 마치 쌍극성 트랜지스터에 사용되어진 것과 유사한 국부귀환의 형태와 같다. 이런 귀환은 어떤 동작을 하는가 알아보자.
만약 드레인 전류가 증가하면 가 증가하기 때문에 소스 저항 양단에서의 전압강하도 증가한다. 이것이 게이트-소스 역전압을 증가시켜서 채널을 좁게 만들게 되고 드레인 전류를 감소시킨다.

2) 게이트-소스 전압
그림 (a)에서 게이트는 역방향으로 바이어스되어 있기 때문에 를 통해서 흐르는 게이트 전류는 무시해도 된다. 따라서 접지점에 대한 게이트 전압은 0이다. 접지점에 대한 소스 점의 전압은 소스 저항에 드레인 전류를 곱한 값과 같다.

참고 자료

없음