논리회로 실험 Latch & Flip-Flop 래치 & 플립플롭 결과 레포트

소개글

논리회로 실험 Latch & Flip-Flop 래치 & 플립플롭 결과 레포트 입니다.

목차

실험 5.래치와 플립플롭(Latcj & Flip- flop)
실험 1.예비과제 1에서 구한 R-S latch를 구성한 후 출력을 측정하라.
실험 2. 클럭 입력을 가진 R-S F/F를 구성한 후 출력을 측정하고 결과를 검토하라.
실험 3. 예비과제 2에서 구한 J-K f/f 을 구성한 뒤 출력을 측정하고 결과를 검토하라. 또 이 결과를 7476 침에 대한 측정 결과와 비교하라.
실험 4. 예비과제 3에서 구한 T F/F를 구성한 뒤 출력을 측정하라.

본문내용

①회로구성
실험 1을 위해 구성한 회로는 위의 사진과 같다. 74HC00 NAND GATE 하나를 이용하여 구성하였고,
예비 조사를 토대로 준비해간 Latch의 이론을 확인해 보았다.


◎ Latch 대한 개념 이해
플리플롭은 2개의 반대되는 출력을 가진다. 출력중 하나는 Q로 ,다른 하나는 Q`로 표시한다.
S = 0, R = 1의 입력신호가 들어온다면, set 상태가 되며, NAND 게이트 A의 입력 신호 중 하나인 S가 0이고, 다른 입력인 Q2의 값에 상관없이 Q1의 값은 1이 된다. 이렇게 되면 NAND 게이트 B의 입력 신호는 둘 다 1이 되므로 Q2의 값은 0이 된다. S = 1, R = 0의 입력신호가 들어오게 되면, reset 상되가 되고, NAND 게이트 B의 입력 신호 중 하나인 S가 0이므로 다른 입력인 Q1의 값에 상관없이 Q2의 값은 1이 된다. 즉 NAND 게이트 A의 입력 신호는 둘 다 1이 되므로 Q1의 값은 0이 된다. 좀더 자세히 설명하자면, 먼저 회로에서 SR=11, QQ`=01 상태를 가정하자. 다시 t2 시간에 S를 1로 되돌려도 출력 QQ`=10으로 변함이 없다. 이번에는 t3 시간에 R을 0으로 변화시키면 10 상태였던 QQ` 값이 01로 바뀌게 되며, 다시 t4 시간에 R을 1로 되돌려도 출력 QQ`=01로 변하지 않게 된다. 결론적으로 그림의 NAND 게이트로 구성된 래치 회로에서는 입력 S와 R이 active-low 신호로 동작하여, SR=11일 때는 회로의 출력 Q가 변하지 않으며(물론 Q`도 변하지 않음), S를 0으로 하면 세트(set) 기능이 수행되어 출력 Q=1(Q`=0)이 되고, R을 0으로 할 경우에는 리셋(reset) 기능이 수행되어 출력 Q=0(Q`=1)이 된다. 물론 NAND 게이트로 구성된 래치 회로에서는 입력 S와 R을 동시에 0으로 인가해서는 안된다.

참고 자료

없음