Multi Cycle MIPS 프로세서 설계

소개글

이번 프로젝트는 본 과목의 최종 단계인 Multi Cycle MIPS 프로세서를 설계 하는 것이다.

목차

1. 목적
2. Verilog 소스 코드
3.SIMULATION
4. Floor Plan
5,FPGA 합성 결과 및 리포트 파일
6. 프로젝트 후기

본문내용

1. 목적
이번 프로젝트는 본 과목의 최종 단계인 Multi Cycle MIPS 프로세서를 설계 하는 것이다. 이를 통해 범용 프로세서 중 하나인 RISC Machine을 이해하며, 설계 과정 중 필요한 툴의 사용법을 익힌다. 이 프로젝트의 핵심 내용은 다음과 같다.

- Verilog HDL 언어의 습득
- Quartus II Tool 의 사용법 습득
- FPGA 환경에서의 디지털 로직 설계 개념 이해 및 설계된 로직의 합성 과 검증 과정 확인
- 범용 32 비트 RISC Machine에 대한 이해

2. Verilog 소스 코드

/*
--------------------------------------------------------------------------
Title : MIPS processor
File : mips_1g.v
--------------------------------------------------------------------------
Author :
Organization : 광운대학교
Created : 2005
Last update : 28, May, 2005
Platform : WINDOWS XP Professional
Simulators : Quartus II 4.2
Synthesizers : Quartus II 4.2
Target : APECK20KEr(FPGA)
--------------------------------------------------------------------------
Descriptions : mips processor
Revisions Number : 1
Version : 1.0
Date of change : 28, May, 2006
Modifier :
Description of change : none
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*/
// --===================================================================--
// Project : General
// Module : mips_1g
// Purpose : Project #3
// Designer :
// Version : 1.0
// Start date : 20/05/2006
// End date : 28, May, 2006
// --===================================================================--

참고 자료

없음