전자공학실험 11장 공통 소오스 증폭기 A+ 결과보고서

소개글

"11_공통 소오스 증폭기"에 대한 내용입니다.

목차

1. 실험 개요
2. 실험 절차 및 결과 보고
3. 고찰 사항
4. 검토 및 느낀점

본문내용

1. 실험 개요
-이 실험에서는 MOSFET을 이용한 공통 소오스 증폭기의 동작 원리를 공부하고, 실험을 통하여 특성을 측정하고자 한다. 공통 소스 증폭기는 게이트가 입력 단자, 드레인이 출력 단자, 소스가 공통 단자인 증폭기로서 높은 전압 이득을 얻을 수 있는 장점이 있어 널리 사용되고 있다. 이 실험에서는 공통 소스 증폭기의 입력-출력 특성 곡선을 구하고, 소신호 등가회로의 개념을 적용하여 전압 이득을 구해본 다음, 실험을 통하여 동작을 확인하고자 한다.

<중략>

고찰 사항
(1) 실험회로 2([그림 11-5])에서 입력 쪽과 출력 쪽의 커패시터의 역할은 무엇인가?: 실험회로 1에서 커패시터를 추가하여 실험회로 2를 구성하였는데, [표 11-4]와 [표 11-6]을 보면 커패시터의 유무에 따라 같은 입력(실제 측정 파형에서는 아주 약간의 차이가 있지만, 그 차이가 크지 않다)을 주었을 때 출력전압의 크기가 많이 달라졌고, 이로 인해 커패시터를 단 회로에서의 전압 이득이 커패시터가 없는 회로에 비해 6배 이상의 큰 값이 나오게 되었다. 왜냐하면 커패시터는 교류 신호를 잘 흘려주는 역할을 하는 소자인데, 주파수가 높아지면 저항 값이 작아지기 때문이다(커패시터의 저항 크기=1/ωC이므로). 따라서 커패시터는 높은 주파수에서 교류 신호인 교류 전압을 잘 흘려주기 때문에, 출력 쪽의 전압을 키워 전압이득을 키워주는 역할을 한다.

(2) 예비 보고 사항에서 PSpice를 이용하여 구한 전압 이득과 실험을 통해서 측정한 전압 이득 사이에 차이가 발생하는 원인을 설명하시오.: 실험회로 1에서는 예비보고사항에서보다 큰 전압 이득이 나오게 되어 차이를 보이고 있다. 이러한 차이는 예비 실험값과 실제 실험 때의 회로 설정이 다르고, 저항 소자의 값들이 다르기 때문에 발생하였다. 그리고 실제 실험에서는 회로가 이론처럼 무손실 회로가 아니기 때문에, 실험에서의 설정 값들을 시뮬레이션 하게 된다면 실제 실험에서보다 큰 전압이득이 나올 것임을 예상할 수 있다.

참고 자료

없음