[고려대학교 디지털시스템실험] - 모든 주차 A+ 결과보고서 총집합
- 최초 등록일
- 2022.12.24
- 최종 저작일
- 2022.11
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소개글
디지털 시스템 실험(논리 회로 실험)의 모든 주차 결과보고서를 한꺼번에 판매합니다.
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목차
1. Verilog, Quartus 툴 사용방법
2. 기본적인 Combinational Circuit(Decoder, Binary to BCD Convertor) 설계
3. 기본적인 Arithmetic Circuit 설계(Add, Subtractor, Multiplier)
4. Latch & Flip-Flop
5. 7 segment – 추가 내용
6. Sequential Circuit
7. Random Access Memory
8. Simple Computer – Data Path
9. Simple Computer – Control Unit
본문내용
실험제목
Verilog, Quartus 툴 사용방법
실험목표
Verilog 사용법을 이해하여 설계한 회로의 동작을 검증한다.
실험결과
해당 주차에서는 Verilog의 기본적인 문법 및 설계 방식에 대해 알아본 후, 다음과 같은 그림의 회로를 설계해보는 실험을 수행하였다. input에 대한 t1, t2, result의 논리표는 다음과 같다.
회로도대로 설계한 후, 테스트벤치를 통해 올바르게 설계되었는지 확인해본 결과, 정상 작동함을 확인할 수 있었다.
해당 테스트벤치는 A,B,C,D가 각각 (0,0,0,0) / (1,0,1,0) / (1,1,1,1) 일 때 output을 나타낸 것이며, 예상 output은 각각 1 / 1/ 0 이며, 실제 웨이브를 통해 설계한대로 되었음을 알 수 있었다.
토의
실험을 마친 후에, 연습을 위해 새로운 설계도를 하나 더 짠 후, 실제로 코드로 올려서 결과를 확인해보았다. 설계한 것은, NAND 게이트만 이용하여 OR 게이트를 이용하는 것이었다. 설계도는 다음과 같다.
회로도대로 설계한 후, 테스트벤치를 통해 올바르게 설계되었는지 확인해본 결과, 정상 작동함을 확인할 수 있었다.
해당 테스트벤치는 A,B가 각각 (0,0) / (1,0) / (1,1) / (1,0) 일 때 output을 나타낸 것이며, 예상 output은 각각 0 / 1 / 1 / 1 이며, 실제 웨이브를 통해 설계한대로 되었음을 알 수 있었다.
참고 자료
없음