FPGA Board를 이용한 FSM회로의 구현 (up-counter) 결과레포트

소개글

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목차

1. 실험 제목
2. 실험 결과
3. 고찰

본문내용

이번 실험에서는 기초 Up-Counter를 verilog 언어로 구현하고 시뮬레이션 결과를 확인한 뒤, FPGA로 동작해 결과를 확인하였다. 동기 카운터 설계를 할 때에는 간단한 up카운터 일지라도 진리표를 그리고 카르노 맵으로 논리를 간소화한 뒤 회로를 구성해야 했다. 그에 비해 Verilog HDL과 FPGA를 이용해 카운터를 설계할 때는 count = count + 1; 과 같이 간단한 코드로 논리를 만들 수 있어서 간편했다. 또 배열 형태로 되어있는 레지스터의 출력을 관찰할 때 10진수 형식으로 관찰하여 카운터의 동작을 쉽게 확인할 수 있었다.

참고 자료

없음