서강대학교 21년도 디지털논리회로실험 5주차 결과레포트 (A+자료) - Half-Adder, Full-Adder, 2's complement

소개글

서강대학교 전자공학과 4점대 학점 공돌이입니다.

A+를 받은 양질의 자료를 올립니다.

목차

1. 목적
2. 이론
3. 실험결과
4. 검토사항
5. 설계과제(토의)
6. 참고자료

본문내용

2.1 비교회로 (Comparators)
두 이진수의 비교를 수행하고, 같은지 다른지 혹은 어떤 수가 더 크거나 작은지를 판단하는 것이 comparator(혹은 magnitude comparator)이다. XOR은 1-bit의 comparator라고 해석할 수 있다.

위의 74x85 소자는 4-bit 이진수 둘을 비교할 수 있는 comparator이다. 하지만 4-bit보다 더 큰 수를 비교하기 위해서는 comparator들을 반복적으로 연결해야 할 것이다.

위의 그림처럼 comparator module을 연결할 때, 각 소자들은 비교하는 두 수와, 직렬 연결을 위한 신호(LT, GT, EQ의 3가지)들을 입-출력하게 된다. 이전 4bit의 비교결과가 다음 bit에도 전달되어서 비교를 하는 것이다. 74x85의 경우 회로 연결을 위한 신호들 사이의 관계는
AGTBOUT = (A>B) + (A=B)*AGTBIN
AEQBOUT = (A=B)*AEQBIN
ALTBOUT = (A<B) + (A=B)*ALTBIN
가 된다.

2.2 adders와 subtractors
Half-adder는 가장 간단한 형태의 1-bit끼리의 adder로, 두 개의 1-bit 수를 더해서 2-bit의 출력을 발생시키는데, 그 중 lower-order bit가 sum(S), high-order bit이 carry out(CO)이다. CO는 다음 자리수에 더해지는 수이다. 이진수의 덧셈의 원리를 이용해, 진리표를 작성하면 다음과 같다.

이를 논리식으로 작성하면 S=X xor Y , CO = XY 이다.

Half-adder에서 carry in(CIN)을 고려한 것이 full-adder이다. CIN은 lower bit에서의 덧셈에 의한 CO이라고 볼 수 있다. 따라서 Full-adder의 output인 S, CO는 S = X xor Y xor CIN , CO = XY+X*CIN + Y*CIN 으로 표현할 수 있다.

참고 자료

Stephen Brown and Zvonko Vranesic. 2009. Fundamentals of Digital Logic with VHDL Design. 3rd ed. McGraw Hill
https://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/spartan6_scm.pdf , COMPM4 & ADSU4