기초전기전자공학실험 lab7, 테브난 정리, 결과보고서

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목차

1-1. 표 7.1 측정된 저항값
1-2. 표 7.2 테브냉의 정리를 검증하기 위한 측정

2. 회로도

3. 오차 원인 분석

4. 결론 및 고찰

본문내용

테브난의 정리는 복잡한 선형회로를 분석하는데 있어서 매우 유용한 수학적 방법이다. 회로의 임의의 지점에서 전류나 전압을 구할 수 있도록 한다. 또한 회로 해석에 있어 복잡한 회로를 단순한 등가 회로로 축소하여 해석이 가능하다.

선형 회로일 때, 출력 단자에서 전압원 Vth와 저항 Rth의 직렬 조합으로 구성된 등가회로로 표현될 수 있다. 여기서 Vth는 선형 회로의 출력 단자에 부하가 없는 개방 회로 상태의 전압이고, Rth는 회로의 모든 독립 전원이 비활성화되었을 때 출력 단자 사이의 등가 저항이다. 전압원, 전류원, 저항을 포함한 어떠한 회로 블록도 테브난 등가회로로 변환할 수 있다.

<고찰>
실험의 원활한 진행을 위해 실험 하루 전 P-SPICE를 통해 이론값이 일치하는지 모의로 시뮬레이션하는 과정 또한 거쳤고, 실제 실험값과 이론값이 거의 유사하여 특별한 애로사항 없이 원활하게 진행되었다.
또한 이번 실험에선 새로운 측정 방법이나 기구도 없었기 때문에 실험 진행이 빨랐고, 테브난 회로를 구성할 때 저항, 전압 값 구하는 부분만 조심하면 문제없었다.

참고 자료

없음