디지털 논리회로의 응용 멀티바이브레이터

소개글

실험 레포트 A 받은 레포트입니다

목차

1.실험 목표
2.실험 이론
3.실험 재료 및 장비
4.실험 방법
5.실험결과
6.결과분석및토의
7.참고문헌

본문내용

1.실험 목표
(1)쌍안정 멀티바이브레이터인 래치와 플립플롭에 대해 이해하고 이를 응용한 회로를 구 성할 수 있다.
(2)단안정 멀티바이브레이터와 비안정 멀티바이브레이터에 대해 이해할 수 있다.

2.실험 이론
(1)RS래치 (latch)
래치는 1비트의 정보를 유지, 보관할 수 있는 회로이며 순차회로의 기본 요소이다. 래치의 정보는 전원이 있을때만 보관, 유지가 되며 전원이 차단되면 정보는 사라지게 된다.

NOR 게이트를 사용하는 RS래치는 윗 그림과 같다. 입력값인 Set, Reset은 회로의 상태인 Q를 변경할 수 있는 수단을 제공한다. 두개의 입력 R, S가 0이라면 래치는 원래 상태를 유지한다. 이 상태는 Qa=0, Qb=1 이거나 Qa=1, Qb=0인 상태이다.
Characteristic table
R=0이고 S=1이면 래치는 Qa=1, Qb=0인 상태로 set된다. R=1이고 S=0이면 래치는 Qa=0, Qb=1인 상태로 reset된다. R=S=1인 상태에서는 Qa=Qb=0인 상태가 된다. 윗 그림의 표는 진리표와 같은 형식이지만 이는 Characteristic table이라 불린다. 왜냐하면 이 표가 출력값이 입력의 전류값에만 의해서 결정되는 복합회로를 설명하지 못하기 때문이다.
제어장치가 있는 RS래치(Gated SR Latch)의 경우에는 clk신호에 따라서 래치의 작동이 제어된다. 통제신호인 Clk가 0이 된다면 래치로 들어가는 R, S의 값과 상관없이 입력값인 R’, S’의 값이 0이 된다. 따라서 래치는 Clk=0이면 초기상태를 유지하게 될 것이다. Clk=1이되면 R’과 S’의 값은 R, S의 값과 같게 된다.
(2) JK플립플롭 (flip-flop)
JK플립플롭은 SR플립플롭과 T플립플롭의 특성을 혼합한 회로이다. 이 회로의 입력값 D는 두개의 입력 J, K에 의해서 나오는데 다음과 같이 나타내어진다.

참고 자료

Stephen Brown, Zvonko Vranesic/Fundamentals of Digital Logic with VHDL Design 3rd editon/Higher Education/pg 383-388,400