정실, 정보통신기초설계실습2 9주차 결과보고서 인하대

소개글

"정실, 정보통신기초설계실습2 9주차 결과보고서 인하대"에 대한 내용입니다.

목차

1. 실험 제목

2. 실험 목적

3. 실험준비
1) 장비 세팅

4. 실험결과
1) 회로도
2) Full adder
3) 4-bit full adder

5. Verilog 과제
1) Full subtractor
2) 4-bit Full subtractor

6. 고찰

본문내용

1. 실험 제목 : 가산기, 감산기 회로실험

2. 실험 목적 : Verilog를 사용해 full 가산기, 감산기를 설계하고 n-bit 가산기, 감산기를 구성해본다.

3. 실험준비
가)장비 세팅
Verilog
Modelsim simulation

<중 략>

6. 고찰
이번 시뮬레이션에서는 그동안 공부한 Verilog를 바탕으로 가산기와 감산기를 구성해봤다. 우선 많은 수의 순서가 있는 변수를 선언하는데 배열을 사용하면 좀더 편리하게 변수를 선언할 수 있다는 것을 알았다. 그리고 컴파일과정에서 주로 오류가 났던 부분이 있는데, 테스트 벤치에서 모듈을 사용할 때 모듈파일에서 설정한 모듈의 이름과 테스트 벤치에서 불러오는 모듈의 이름이 일치하지 않았던 점이다. Verilog는 대소문자를 구분하기 때문에 주의해야 할 것이다. 이번에 구성했던 가산기, 감산기는 ripple carry 연산기라고도 하는데 이전연산에서 발생한 carry가 다음연산에도 사용되는 연산기이다. 실제활용에서는 신호가 게이트를 이동할 때 딜레이가 발생되기 때문에 이런 연산기는 사용하지 않고 carry의 이동을 예견해 사용하는 carry look-ahead 연산기를 사용한다.

참고 자료

없음