[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 4주차 예비+결과(코드포함) Combinational_Logic_Design_1 Arithmetic_Logic and Comparator
- 최초 등록일
- 2021.03.26
- 최종 저작일
- 2020.04
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소개글
"[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 4주차 예비+결과(코드포함) Combinational_Logic_Design_1 Arithmetic_Logic and Comparator"에 대한 내용입니다.
목차
1. Lab04(post).docx
2. Lab04(pre).docx
본문내용
가. 실험목표
-HDL 문법을 활용하여 Verilog 설계 및 시뮬레이션을 할 수 있다.
-감산기와 비교기의 구조 및 동작을 이해 및 확인한다.
나. 실험결과
1.Full Subtractor
아래 그림은 예비보고서에서 설계했던 전감산기(FS)의 시뮬레이션 결과이다. testbench를 통해 모든 경우의 수를 넣어주었기 때문에 정상 작동 여부를 완벽히 확인할 수 있다.
2.4-bits Subtractor
아래 그림은 예비보고서에서 설계했던 4비트 전감산기의 시뮬레이션 결과이다. 입력이 각각 4비트 이기 때문에 모든 경우의 수를 확인할 수 없어서, 몇 가지 예시를 선별하여 입력으로 넣어주었다. 이 중 몇 가지를 직접 결론에서 검증할 예정이다.
3.1-bit Comparator
아래 그림은 예비보고서에서 설계했던 1비트 비교기의 시뮬레이션 결과이다. 입력은 A, B이고 A>B이면 AGB가 1, A=B이면 EQ가 1, 그리고 A<B이면 ALB가 1으로 출력된다. 모든 경우의 수를 확인할 수 있도록 입력을 넣었다.
4.4-bits Comparator
아래 그림은 예비보고서에서 설계했던 4비트 비교기의 시뮬레이션 결과이다. 4비트 감산기와 마찬가지로 입력이 모두 4비트를 가지기 때문에, 그 경우의 수가 많아 몇 가지 예시를 잡아 입력으로 넣어주었다. 결과에서 타당성을 검증할 예정이다.
다.결론 및 토의
1)실험결과검증 및 정리
1.Full Subtractor
예비보고서에서 정리한 감산기의 예상 결과표는 아래와 같고, 이를 바탕으로 실제 실험 결과와 비교한 표는 그 아래에 작성하였다.
2.4-bits Subtractor
아래 표는 시뮬레이션에서 입력으로 주었던 몇 가지 예시의 이론결과와 실제결과의 비교표이다.
이론값은 비트계산기를 통해 확인하였다.
참고 자료
전전컴실험II_-_5주차 [서울시립대학교]
[디지공_9-1] 감산기, [네이버블로그],
https://blog.naver.com/zxcvb8842/221971906400
컴퓨터에서 활용되는 디지털 논리 회로 - 4) 조합 논리회로 : 비교기(Comparator),
[네이버블로그], https://blog.naver.com/dufvndrnjs/70148473996
압축파일 내 파일목록
Lab04(post).docx
Lab04(pre).docx