Verilog HDL을 이용한 Mu0 프로세서 구현 프로젝트 (코드, ModelSim결과 포함)

소개글

Verilog HDL 코드로 Mu0 프로세서를 설계하는 프로젝트입니다.

assembly 명령어 셋을 검증하는 과정이 포함되어있습니다.

ModelSim 시뮬레이션 파형과 분석결과가 포함되어있습니다.

모든 코드는 Quartus II로 합성가능하며 합성된 결과물이 포함되어있습니다.

또한 Mu0를 설계한 모든 코드가 포함되어있습니다.

목차

1) Introduction
2) Processor block diagram
3) Verification of instructions
4) Verification of the task
5) Synthesis
6) Summary
7) Code

본문내용

본 프로젝트는 Verilog-HDL언어를 이용하여 간단한 프로세서의 형태인 MU0 processor를 설계하고, 16bit-memory를 설계하여 특정한 task를 수행할 수 있도록 하는 것이 목표이다.

또한 assembly 명령어들을 검증하는 code를 시뮬레이션 하여 Mu0를 검증한다.

Mu0 의 동작을 확인한 후 일련의 연산을 하는 Task를 동작시킨다.

<중 략>

IR: 명령어를 해독하는 레지스터이다. data에서 opcode와 address를 분리하여 opcode는 control logic에 전달하고, address는 memory로 전달하여 해당 주소에 저장되어있는 값을 참조하거나 명령어의 주소를 ALU에 전달하여 +1만큼 증가시키고 최종적으로 PC에게 전달한다. Control logic에서 ir_ce신호를 1로 받을 때만 clk의 positive edge에서 값을 저장한다.

PC: 다음에 실행할 명령어의 주소를 가리키고있는 레지스터이다. Program Counter라고하며, ALU로부터 다음에 실행할 명령어의 주소를 전달받는다. Control logic에 의해 pc_ce신호가 1일 때, clk의 positive edge에서 값을 저장한다.

참고 자료

없음