전가산기 설계 보고서

소개글

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목차

1. [3-5]진리표를 이용한 설계
2. [3-7]논리식을 유도를 이용한 설계
3. [3-8]동작 표현을 이용한 설계

본문내용

목적 : 전가산기를 Schematic과 Verilog(VDHL)로 다양하게 설계하는 방법에 대해 설명하고, 각각의 차이점과 장단점을 비교하기 위함이다.

준비물 : DIGCOM-A1.2, Quartus Prime 15.1

<중 략>

⓵ [3-5]진리표를 이용한 설계

input : 슬라이드 스위치(SW0~SW7)
output : LED(D8~D15)핀 할당

진리표를 이용해 설계하는 것은 진리표를 그대로 Verilog의 case문으로 옮긴다는 것이다.

장점 : 1.진리표를 그대로 옮기기 때문에 설계과정에서 간소화할 필요가 없다.
2.컴파일러가 간소화하므로 설계시간을 줄일 수 있으며 설계과정에서 발생할 수 있는 오류도 그만큼 줄일 수 있다.

단점 : 1.단순히 진리표를 Verilog 코드로 표현한다고 해도,
Schematic의 경우와 마찬가지로 진리표를 유도하는 과정은 필요하다.
2.진리표에서 압력이 많아지면 그만큼 경우의 수도 많아지고 코드 길이도 길어지므로 설계시간이 늘어난다.

⓶[3-7]논리식을 유도를 이용한 설계

input : 슬라이드 스위치(SW0~SW7)
output : LED(D8~D15)핀 할당

참고 자료

없음