FPGA [component & generate & generic ]

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목차

1. Component
2. Generate
3. Generic

본문내용

[실습 과제 : 1bit full adder 를 component로 이용해서 4bit adder를 설계]

먼저 이 코드를 완성시키기 위해서는 or게이트와 half-adder(반가산기)를 먼저 설계해서 1bit 전가산기(fulladder)를 완성 시키고 나서 1bit 전가산기를 이용해서 4bit full-adder를 만들려고 했다.
그래서 입력 m & n(4bit)이 들어가서 출력 c_out & s_out이 나오는 회로이고 temp_c , s를 이용해서 signal로 사용하였고 1bit 전가산기를 4bit로 만들기 위해서 같은 회로를 반복해서 사용하기 때문에 component를 사용해서 설계했다. component 내부에 입출력은 각각의 코드를 만들 때 사용했던 입출력과 동일하게 했고 1비트 전가산기를 사례화 하기 위해서 u1234에서 1bit 전가산기를 4개 사용했고 port map 괄호 안에는 입력과 출력의 위치에 맞는 이름을 각각 대입하였다. 복수개의 가산기는 전가산기의 carry 입력이 이전 가산기의 carry 출력이므로 하나의 전가산기가 계산되기 위해 이전 가산기의 연산을 기다려야만 한다. 이러한 회로는 비트의 수가 커지면 커질수록 연산이 느려진다는 단점이 있다.

참고 자료

없음