(완전 세세한 정리, 끝판왕) 시립대 전전설2, 3주차, Lab03, Introduction to Verilog HDL, 자세한 설명, 결과레포트
- 최초 등록일
- 2020.07.27
- 최종 저작일
- 2019.09
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소개글
"전자전기컴퓨터설계실험2, 전전설2, 3주차, Lab03, Introduction to Verilog HDL, 자세한 설명, 결과레포트"에 대한 내용입니다.
***해당 교안과 동일한지 비교하실 수 있도록
각 목차에 해당하는 자세한 내용들을 작성해놓았습니다. 참고하시길 바랍니다.
목차
1. 실험 결과
(1) Two-input AND 게이트
1) Verilog HDL와 simulation
2) simulation
3) combo box를 통한 동작 결과
(2,3번실험 모두 동일)
(2) Four-bit XOR 게이트
(3) 1-bit full adder 회로
2. 토의
3. 결론·
본문내용
1. 실험 결과
(1) Two-input AND 게이트
① bit operators
② Gate_Primitive
③ Behavioral modeling
1) Verilog HDL와 simulation
(2) simulation
입력 a, b이고 출력 x이다. 각각 bit operators, Gate_Primitive, Behavioral modeling를 사용하여 Two-input AND 게이트를 설계하였다. AND게이트는 두 입력 모두 1일때만 1일 출력된다. 시뮬레이션 한 결과 모두 같은 값을 갖는 동일한 그래프의 결과를 확인할 수 있었다.
(3) combo box를 통한 동작 결과
입력 a, b이고 콤보 박스에서는 button sw1과 sw2를 통해 값을 입력한다. 출력은 x이고 그 결과는 LED1에 나타난다. 총 4가지의 경우의 수를 입력하였을 때, 세가지 방법으로 설계한 각각의 실험모두 같은 결과를 도출하였다.
< 중 략 >
2. 토의
(1) 1-bit full adder 회로의 test bench
본 실험에서는 프로그래밍을 하고 synthesize를 한 뒤 항상 testbench 파일을 작성하였다. Test bench 파일이 무엇인지 탐구하고 더 나아가서 Lab03 교안에 나와있는 1-bit full adder의 test bench의 파일을 자세하게 살펴보고자 한다.
1) test bench란?
test bench란 설계한 logic을 simulation할 때 simulation을 원활하게 하기 위해서 작성하는 simulation만을 위한 별도의 code이다.
Test Bench Block은 Simulation이 시작되면 설계 Block으로 Stimulus를 인가하고 설계 Block에서 계산된 결과가 Test Bench로 다시 입력되는 과정을 갖는다.
참고 자료
https://m.blog.naver.com/PostView.nhn?blogId=yusanghyun26&logNo=220852012013&proxyReferer=https%3A%2F%2Fwww.google.com%2F
http://egloos.zum.com/pinge/v/2259784 wire & reg
http://m.blog.daum.net/capbabo/5410672 1-bit full adder
교안 – Verilog HDL 실습 Lab#03 Verilog HDL, 서울시립대학교.
ppt Verilog HDL 이론과 문법