인하대 fpga 5주차 moore, mealy 보고서

목차

1. code
2. RTL MAP
3. test bench
4. 동작확인
5. 고찰

본문내용

고찰

먼저 출력단에 flag와 Q 두개가 있다는 것을 주목해야한다. 이 두개 모두 밀리머신의 특성 때문에 always문 안에서 선언되어야 하므로 reg형으로 선언해야한다. 이때 Q는 4bit이기 때문에 배열로 선언하는것도 잊지 말아야 한다. 각 6개의 기억해야할 숫자 배열마다 상태를 s0~s5으로 할당하고 상승edge에 ena=1일 때 다음 상태로 넘어가도록 코딩하였다. 이때 ena이 1이 아니면 그대로 머물도록 선언만 해주면 쉽게 구현할 수 있었다.

모든 test bench를 작성할 때 FF에서는 특히 주의해야할것이 있다는 것을 코딩을 하면서 알게되었다. 먼저 신호의 변화시간을 clk의 변화시간과 알맞게 맞추어야한다는 것이다. 신호타이밍이 어긋나면 원하는 입력 sequence에 기대되는 결과 sequence를 얻을 수 없었다. 그 다음으로는 rst를 처음에 1로 설정하여 초기의 쓰레기값에 의한 불확실한 값을 배제시켜줘야 한다는 점이였다. 초기화를 시켜주지 않으면 상태가 처음에 어떻게 선언되어있는지 모르기 때문에 다음 동작이 불안하였다.

<이하 썸네일을 참고해주세요>

참고 자료

없음